三维集成电路热感知测试计划与TAM协同优化

摘要

测试被认为是三维集成电路(3D ic)最困难的挑战之一。在本文中，我们想要优化测试访问机制的成本和测试时间，我们使用贪婪算法和模拟退火算法来解决这个优化问题。我们比较了两个假设的结果:soft-die模式和hard-die模式．前者假设模具的DfT不能改变，而后者假设模具的DfT可以调整。结果表明，热感知协同优化是确定最优TAM和试验计划的关键。由于温度的限制，盲目添加TAM并不能降低总测试成本。另一个结论是软模模式比硬模模式更有效地降低了三维集成电路的总测试成本。

1.介绍

三维集成电路(3D ic)为流程扩展和异构系统集成提供了一个有前景的解决方案[1- - - - - -3.］.尽管3D ic有许多优势，但前方仍有许多挑战。其中高温问题可能是最关键的，因为3D IC的垂直散热路径要比2D IC长[4- - - - - -7］.因此，在测试3D集成电路时，高温会造成严重的良率损失问题。

许多论文提出了2D IC测试进度优化算法[8，9，包括热感知测试调度[10- - - - - -13］.在[10]，提出了两种优化算法，通过布局信息和递进权函数使热量在芯片中更均匀地分布。矩形二维装箱可以通过考虑动态热廓线来解决测试调度问题[11］.一种基于资源冲突图优化的热安全测试调度方法[12］.在获得测试计划后，应用二维热阻模型检查热约束是否满足。然而，这种技术不考虑TAM约束。采用叠加原理建立了二维IC测试调度优化的热阻模型[13］.许多技术使用整数线性规划(ILP)来寻找最优解。然而，当考虑热约束时，由于需要评估所有可能的组合，问题的规模可能会呈指数增长。提出了一种三维集成电路模态测试调度方法[14］.在他们的工作中，他们解决了测试调度的问题，以最小化堆栈测试的总体测试时间，以及不考虑温度的后绑定测试。以往的研究在处理测试时间和TAM宽度权衡时，缺乏对热约束的考虑。

本文的目的是提出一种用于后bond 3D IC测试的测试调度方法，以确定温度约束下的最佳测试时间和TAM宽度。可选择两种优化模式:hard-die模式和soft-die模式．硬模模式采用固定的DfT架构，其中扫描链的数量和TAM分配不能改变。软模模式采用可配置的DfT架构，其中扫描链的数量和TAM分配可以更改。在优化过程中，采用简单的热阻模型快速估计最大温度。最终测试计划的温度由一个学术热模拟器进行了验证，热点［15］.本文的主要贡献如下。(我)一种三维集成电路热感知测试调度与TAM协同优化方法。(2)针对不同的3D IC配置，支持两种优化模式。(3)简化和准确的热阻模型用于温度估计，加快优化过程。

热感知协同优化是确定最优TAM分配和测试调度的关键。本文给出了以下三个重要的关键结果。(我)当TAM数目小于阈值时，测试时间为TAM有限．在这个阶段，添加TAM有助于减少测试时间。(3)当TAM数目大于阈值时，测试时间为温度限制．在此阶段，添加TAM是一种资源浪费，而不会减少测试时间。(3)与硬模模式相比，软模模式能更有效地降低测试成本。每个核心的DfT架构应与整个3D IC一起优化。

本文组织如下。部分2介绍我们的假设并定义问题。部分3.描述拟议的测试调度技术的详细信息。部分4展示了我们在三种3D ic上的实验结果。最后,部分5本文总结道。

2.假设和模型

2．1．假设

我们假设每个铁芯在不同温度下具有相同的测试时间、功率和TAM宽度。测试模式下核心功率高于功能模式[16］.在本文中，我们只考虑测试模式下的温度问题。我们在这个测试计划中不考虑预粘接测试。预粘接测试中热问题不严重，部分原因是没有模具堆垛，部分原因是预粘接测试通常是在低速下进行的。

在我们提出的技术中，整个测试调度被分成许多个槽,或测试会话．数字1展示了两个有和没有温度约束的测试调度示例，其中测试会话由竖条分隔。每个矩形对应于a核心测试下- height表示TAM宽度，宽度表示测试时间。TAM限额()用图中的虚线表示1．假设同一槽内的所有核同时启动。同一槽位的核心同时开始测试。因为我们采用IEEE 1500兼容的核心封装器[17，则被测试的核心应该通过我们连锁店在测试会话的开始，测试核心。WIR链是连接不同内核的包装指令寄存器(wrapper instruction register, WIR)的扫描链。数字1(一)显示了一个没有温度限制的优化测试计划。因为在第四次测试中测试了很多核心，所以会过热(红色高亮显示)。数字1 (b)显示了优化后的测试进度，虽然测试时间比原来的测试进度稍长，但没有过热。数字1结果表明，具有热约束的测试调度对3D集成电路具有重要意义。

在此工作中，我们假设散热器不用于生产测试，以降低成本。在生产测试中，为了节省测试成本，没有安装散热器和散热片。因此，测试调度必须考虑温度约束，以避免在测试模式下过热。本文在优化过程中只考虑稳态温度。这是因为动态温度可以在毫秒内稳定下来，这比测试会话短。我们假设热量仅由被测核心的功耗产生，忽略TSV驱动的功耗，TSV驱动的功耗非常少。

在硬模优化模式下，我们给出了一个完整的三维集成电路死了,TAM。由于DfT体系结构是固定的，所以在优化过程中每个核心的测试时间保持不变。给定最大温度约束，，该协同优化问题的目标是在考虑测试时间和TAM宽度的情况下找到最低的测试成本。

2．2.三维集成电路热模型

在优化过程中，每当生成新的测试调度时，都必须估计其峰值温度。测试计划的峰值温度是测试计划中每个测试会话的最高温度。精确的热模拟非常耗时，因此需要一个简单的3D IC温度估计。在本工作中，我们采用热阻模型[15，其中垂直热流模型为电流，温度模型为电压。两个相邻模具之间的垂直热传导模型为热阻。

该三维集成电路分为二维阵列瓷砖栈．数字2(a)展示了三层3D IC划分的示例瓷砖堆栈。一个单一的瓦片堆栈(图2(b)包含三层瓷砖。每个层代表一个骰子，每个正方形代表骰子上的一个单位面积(决议热估计)。数字2(c)为单个瓦堆对应的热模型。瓷砖的功率耗散（)作为电流源，而温度()被视为电压。瓷砖的热阻模型为电阻器()．表示为环境电阻。环境温度(由用户指定)被建模为电压源，．

在我们的热模型中，假设热流是单向的，从下到上。因为I/O引脚是在我们的3D IC模型的底部访问的，热量只能从我们的3D IC模型的顶部消散。我们假设CUT的底部是连接到一块板上的，这块板已经被之前的测试加热过了，所以忽略了对底部模具的热传播。图中单个瓦堆的峰值温度2(c)是，可由下式计算:

在我们的热模型中，我们假设每个模具的厚度为50μm.每个模具的热电阻率直接由硅的热电阻率推导而来。但计算了结合界面的热阻。我们使用benzocyclobutene(BCB)作为粘结界面材料，其热阻为3.45。我们假设TSV占总死亡面积的1%。因此，结合界面的平均导热系数可由下式计算。热电阻率是热导率的倒数: 在这个方程,铜的导热系数是400和吗为BCB的导热系数。TSV的面积是多少为模具的总面积。为粘接界面的平均导热系数。

请注意，我们的测试调度技术是独立于热模型的。我们可以包括向板向下的热传播，也可以通过在热模型中添加更多热阻来包括侧向热传播[15］.这样可以提高我们热模型的准确性。

3.建议测试调度技术

3．1.整体流

我们的协同优化工具支持两种模式:硬模模式和软模模式。硬模模式在图的硬模流中使用贪婪算法最小化总TAM宽度和测试时间3.．用户可指定TAM限额()及温度极限()．我们初始化约束()，我们使用贪婪算法一次调度一个核。我们根据测试时间对核心进行降序排序。我们选择测试时间最长的第一个核，放在第一个槽中。在一个槽完成后，我们估计所有模具的最高温度()，使用热模型。我们还需要计算TAM的宽度()所有模具使用。我们需要验证温度和TAM约束是否满足:和．如果任何核心违反上述两个条件，我们重新安排核心到另一个插槽。在所有的核心完成后，我们估计总测试成本。然后,我们增加通过一个单元，重做整个过程，直到全部已经试过了。在整个优化过程中，总是固定的，但是可以在每次迭代中进行调整。

图中软模模式流程中软模模式与硬模模式略有不同3.．给定硬模计划，我们执行模拟退火以提高温度和TAM约束下的测试时间。与硬模模式下铁芯的宽度和长度是固定的不同，软模模式下我们可以调整铁芯的宽度和长度，只要测试数据体积(宽度乘以长度)不变。

我们的优化工具有四个输入文件。第一个文件提供了设计中每个核心的功率信息。第二个文件描述了楼层规划信息，如每个核心的位置。第三个文件提供测试信息，如扫描链的数量、测试引脚的数量和测试周期的数量。最后一个文件提供了3D IC热模型，如热阻、环境温度等。

3．2．贪婪算法

这是一个简单的首先满足包装算法。(1）首先，我们根据测试时间对核心进行降序排序。(2）将测试时间最多的第一个核调度到第一个槽中。（3)选择下一个核心，并将其安排到现有的插槽中，如果它“适合”;否则，核心被调度到一个新的空槽。在该算法中，一个符合槽的核意味着同时满足温度和TAM约束。（4）重复步骤3，直到所有核心都被调度。

3．3.模拟退火算法

在软模模式下，在贪婪算法之后，我们使用模拟退火算法来细化解。模拟退火算法在算法中进行了描述1．

值(下一个为扰动后的测试进度成本，值[当前的是干扰前测试调度的成本。该值由成本函数计算，将显示在(3.)。是当前值与下一个值的差值。

在软模模式下，模拟退火采用四种微扰:交换，move-to-existing-slot，move-to-empty-slot,调整．交换摄动在两个不同的槽中交换两个核，我们在图中描述了这种交换摄动4．两个涉及微扰的核记为和．在交换之前,超过TAM宽度限制。交换后,和均受TAM宽度约束。

移动到存在槽扰动将一个核心移动到包含至少一个测试的现有槽。数字5给出了这个扰动的一个例子。涉及到这个微扰的两个核记为和．被移动到一个槽位，该槽位被．原来的槽位被是空的，因此测试时间可以通过这种扰动来减少。

虽然上述两个扰动可以潜在地减少总的测试时间，模拟退火可能陷入局部最优。因此，利用移核到空槽扰动来摆脱局部最优。数字6显示从空槽移动到空槽扰动。一个核心被选中并移动到一个空槽．虽然这会增加总的测试时间，但这种扰动可能有助于脱离局部最优，并在以后找到更好的解。

对于第四个扰动，选择核心一定是软核。软核有其纵横比的约束(TAM宽度:测试时间)。解析每个核的测试信息文件后，就可以得到每个核的总测试数据。总测试数据等于TAM宽度乘以每个岩心的测试时间。调整我们的微扰，最大TAM宽度的变化是5。在这种扰动下，TAM的宽度变化是随机产生的。这个限制可以避免一次对一个核心进行太多的更改。由于生成的解与当前解的距离不太远，模拟退火算法很可能会达到局部最优解。数字7显示调整大小的扰动。

为了估计成本，我们定义了一个成本函数

为了规范化测试时间和TAM宽度，我们首先执行100个随机测试调度。分母是测试周期的平均次数和100个随机测试调度的平均TAM。的和分别为试验时间和TAM宽度的权重系数。如果大于，在减少TAM之前，程序会尽量减少测试时间。

决定:Ratio，在本文中，我们引用[18，单个骰子的测试时间为6秒，测试成本为0.23美元。假设在一个3D IC中有5个芯片，一个3D IC的测试成本是1.15美元。一个晶圆有1278个芯片，所以总制造成本是2779美元。一个晶圆内所有tsv的总制造成本为190美元。因此，5层3D IC的总制造成本为(2279美元+ 190美元)× 5/ 1278美元= 11.6美元。如果我们假设一个TAM需要10%、1%和0.1%的面积开销，那么:可设置为“1:10”、“1:1”和“10:1”。比例:= 1:10表示TAM成本相对于测试时间较高。:= 10:1表示相对于测试时间而言TAM成本较低。:= 1: 1表示测试时间和TAM大致相同。实际比率:用户可根据实际数据进行调整。

请注意，在本文中，我们只考虑了预粘接测试，所以预粘接测试和探模成本不包括在内。TSV互连测试时间非常短，因此在我们的测试成本中被忽略了。

4.实验结果

4．1.3D IC测试用例

在本文中，我们展示了三个3D IC测试用例的结果，每个测试用例由5个芯片组成，索引从0到4。模具0号(#0)放置在3D IC的底部，模具4号(#4)放置在顶部。虽然在生产测试中没有散热片，但是散热片应该安装在系统的上模4(#4)上。在3 d IC,成键接口上模和下模之间有胶料。每个模具的厚度为50μM，结合界面厚度为2μm.每个模具的热阻为0.01 (k × m/W)，结合界面的热阻为0.25 (k × m/W) [19］.

第一个测试用例是异构3D IC，包含不同技术的逻辑芯片和存储芯片。表中列出了每个模具的信息1．每个模具的面积是相同的5mm × 5mm。第二列显示每个模具中的电路，第三列列出每个模具使用的工艺流程。第四列显示了每个骰子的总功耗。第五列是每个骰子的核数。第六列是扫描链的数量，第七列是测试模式的数量。第八列是每个电路的TAM宽度，最后一列是单个核的测试时间(用测试周期数表示)。ARM模具是一个真实的设计，其测试数据来自于商业ATPG工具。逻辑核心选用IWLS的05基准电路，其测试数据由商用工具获取。我们假设内存BIST用于内存核心。 The test time for memories is calculated by the following equation, given by a TurboBIST Memory:,在那里地址是单核的地址大小，和pattern_num是模式号。在这个测试用例中，每个核心是相同的。

除了第一个异构测试用例，我们还手工制作了两个均匀测试用例，由纯逻辑电路组成。我们选择十个ITC ' 02 SOC基准[20.在这两个测试用例中。由于大多数基准电路只有可以在ITC基准网站上找到的测试长度信息，我们必须假设其他信息:面积、功率和平面图。每个核的面积是由输入管脚、输出管脚和扫描单元的总和乘以面积密度计算出来的，(毫米²/number)，由TSMC 180 nm技术的平均合成结果得到。测试功率由功率密度1.4 (W/mm)计算²)，乘以核心区面积。使用该工具生成每个模具的平面图HotFloorplan［15］.

表2和3.显示第二和第三个3D IC测试用例的信息。第三列是每个骰子的总面积。最后一列显示了每个骰子的总测试功耗。我们从下向上堆叠模具，以增加他们的模具功率的顺序。

环境温度设置为25℃。环境电阻模拟了三维集成电路与环境的界面。该参数由包决定。在我们的实验中，我们将其设置为4°C/W，假设是中等价格的包装。用户可以根据不同情况修改这些参数。此外，我们还必须在优化过程中加入温度约束。在我们的实验中，我们将其设置为90°C，与其他2D IC测试调度的试卷相同。

4．2．硬模模式优化结果

数字8给出了案例1的优化结果。在这种情况下，当系数比和为中值，我们选择10:1，最优总TAM宽度为52。

数字8(一个)显示优化测试计划的最高和平均温度。温度限制为90°C(363°K)。我们可以看到温度在之后达到峰值．允许的最大TAM总数是75。

数字8 (b)显示了我们的协作优化结果的测试循环次数(测试时间)。当总TAM宽度小于75时，该3D IC测试时间为TAM有限．当总TAM宽度大于75时，该3D IC测试时间为温度限制．添加超过75个TAM宽度不会减少测试时间。当TAM宽度等于75时，它成为这两个阶段的边界。

数字8 (c)显示了TAM用法与TAM约束()．TAM使用量定义为使用的TAM数量除以．最大TAM曲线(菱形)表示各槽位TAM使用率最大，平均TAM曲线(方形)表示各槽位TAM使用率平均。

数字8 (d)显示了我们合作优化结果的最优总成本(归一化为最大成本)。三个不同:分别为低、中、高TAM硬件成本的比值:10:1(平方曲线)、1:1(钻石曲线)和1:2(三角曲线)。我们可以看到，在不同的TAM宽度下，最优测试成本为:比率。:= 1: 1(钻石曲线)，测试成本为凸曲线，当TAM总宽度等于50时，成本最优。在50之后添加更多的TAM宽度是对硬件资源的浪费。该案例表明，最优TAM宽度取决于测试的相对成本和硅面积。

数字9显示了情况2的结果。在这种情况下，当TAM等于100时，温度极限和TAM极限边界在附近。:比率与案例1的实验相同。因为这种情况有很多小核，所以与情况1相比，TAM的使用率相当高，后者只包含少数大核。这种情况表明，由于温度限制，添加更多的TAM并不能提高测试时间。

数字10显示了情况3的结果。在这种情况下，测试功率非常高，所以无论增加多少TAM宽度，都始终受到温度限制。总的测试成本由测试时间决定，所以在这种情况下添加更多的TAM只会增加总的测试成本，而测试时间几乎没有改善。本案例表明，散热是部分3D集成电路测试的关键因素。

4．3．软模模式优化结果

在表4，它比较软模和硬模优化的结果。有两个比率(:= 1: 1和10:1)三种情况。在硬模模式下，我们给出了最优尺寸的结果。在软模模式下，我们进一步优化硬模模式的结果。对于案例1，软模优化后的测试成本没有显著降低。通过调整单个核的总TAM宽度来优化测试成本并不容易，因为每个核的大小大致相同。对于案例2和3，我们看到了显著的改进(20%~46%)，降低了测试成本。不同的铁芯更容易通过模拟退火调整测试成本。

4．4.精度验证

为了验证热模型的准确性，我们使用HotSpot来模拟3D IC和测试时间表。在HotSpot模拟中，我们使用完全相同的设置，如磁芯功率，磁芯位置，每个模具的热阻，以及环境的热阻。表格5比较我们的热阻模型和Hotspot仿真结果的最高温度。第二列是HotSpot模拟的最高温度，第三列是我们提出的模型得到的最高温度。最后一列显示了这两个温度之间的误差。我们所提出的热模型与HotSpot之间的温度差异非常小。最大误差略低于3%。

5.结论

提出了一种三维集成电路热感知测试计划和TAM协同优化技术。支持硬模和软模两种优化模式。我们使用一个简化的热阻模型来快速估计测试计划的温度，而无需模拟。

结果表明，热感知协同优化对于确定最优TAM宽度和调度具有重要意义。最优的TAM宽度和测试调度是非常依赖于设计的。由于温度的限制，盲目增加TAM宽度并不一定会减少测试时间。另一个重要的结论是软模优化大大减少了测试时间，因此每个核心的DfT架构应与整个3D IC一起优化。

未来可能的工作包括考虑预粘结试验、更复杂的热模型和更现实的成本模型。

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