4H-SiC基功率mosfet栅极介质的评价

摘要

本工作采用基于二维数值模拟的技术评估4H-SiC mosfet的栅介电特性。采用著名的福勒-诺德海姆隧穿模型，研究了不同厚度的栅介质候选材料的结果。与传统的SiO相比₂作为栅极介质的4H-SiC mosfet，高栅极电介质如HFO₂在栅极介质厚度相同的情况下，显著降低栅极介质中的电场量，从而降低总体栅极电流密度。高- - - - - -栅极介质进一步降低了阈值电压随介质厚度变化的偏移，从而导致更好的工艺裕度和稳定的器件运行行为。对于固定的介质厚度，随着SiO介电常数的增加，阈值电压的总位移约为2.5 V₂（)高频振荡器₂（）.这进一步导致装置的介电常数从SIO增加到更高的跨导₂对高频振荡器₂．此外，4H-SiC mosfet对阈值电压的偏移更为敏感₂作为栅极电介质比高-k具有界面状态电荷密度的电介质通常在电介质和4H-SiC MOS表面的界面处观察到的。

1.介绍

功率半导体是当今几乎所有能源转换、传输和分配网络的基本组成部分。从系统设计的角度来看，半导体器件能够降低功率损耗，提供更高的功率密度，便于紧凑的转换器设计，并同时带来较低的整体系统成本，将被认为是非常高功率应用的关键技术助力器。考虑到电力电子的可靠性，半导体器件[1- - - - - -10]也可用于需要恶劣环境的高功率应用[3.，4，9］.近年来，碳化硅(SiC)材料作为一种有前景的高功率和高温应用材料获得了广泛的关注。今天比传统硅材料(使用标准CMOS和各种高功率应用程序从25到125°C),碳化硅是一种宽禁带材料(例如,3倍比Si)有较大的热导率值(例如,3倍比Si)和更大的击穿电场强度(即,是Si的10倍)，载流子饱和速度较大(即是Si的2倍)。由于这些独特的特性，SiC材料很适合用于高功率器件[10- - - - - -20.]适用于−75 ~ 550°C范围的应用[4］.

碳化硅基半导体器件，如肖特基二极管[3.，结场效应晶体管[8，9]、双极结晶体管[4- - - - - -7]、金属氧化物半导体场效应晶体管[11- - - - - -15]、绝缘栅场效应晶体管[16- - - - - -20.和集成栅极换向晶闸管(igct) [10从电力系统紧凑性的角度来考虑，可以提供更高的功率密度，同时降低整个系统的损耗，以满足日益增长的需求。虽然在材料和器件水平的研究已经取得了重大进展，并导致一些这些器件的商业化，但可靠性问题已经提出，无论是钝化过程的bts / jfet [7，8]或用于MOSFET / IGBT的栅极介电过程[11- - - - - -20.，这可能是这些设备在实际应用中的可靠性能的一个限制因素。请注意，大多数这些设备都使用二氧化硅(SiO)₂)作为保护器件表面的钝化层或作为栅极电介质过程。而SiC则可热氧化生成SiO₂这是SiO的一个基本固有缺陷₂它的低介电常数是低于SIC材料的2.5倍，并且在SIO中也具有差的界面性质₂/ SiC结。这导致比例更大的电场增强的电介质相比,在半导体层下面,这是一个新的电介质介电常数的原因至少有相似的碳化硅材料和界面态密度较低的设备所需的应用程序。需要注意的是，这种介电常数的不平等通常要求设备在远低于SiC材料击穿场的电场下工作，以避免过早产生SiO₂设备表面的故障。这些SiO的性能₂mosfet(以及bts) /SiC界面已通过各种氧化改进[21，22或氮化方法[21，22[但是由于在导通带附近的高界面状态密度，它们的现实商业化潜力仍然受到低通道移动性的限制。一般来说，界面状态的密度在SiO₂/ SIC接口的数量级别至少为2至三个数量级（〜10¹²电动汽车⁻¹厘米⁻²)[23- - - - - -26相比于相对成熟的Si/SiO₂界面。

克服上述与SiO相关的问题₂对碳化硅，各种高电位栅极电介质(如Al₂O_3.，hfo.₂AlN,洛杉矶₂O_3.Y₂O_3.,艾尔。₂O_3.和助教₂O₅)[27- - - - - -43]是最近正在探索的碳化硅金属氧化物半导体技术。其中,艾尔₂O_3.作为SiO的潜在替代品越来越受到关注₂主要由于其与碳化硅极好的晶格匹配，其相容性高值为4H-SiC，热稳定性好，4H-SiC与Al之间的导带偏移合理高₂O_3.，以及相对较大的介电带隙。同样,高频振荡器₂被认为是4H-SiC MOS器件的另一个有趣的候选人，因为它的高-价值。但与SiO相比，其带隙相对较小₂或铝₂O_3.闸极介电层。利用高但由于其低带隙的问题，这个问题是通过插入一个夹层的SiO层来解决的₂高频振荡器之间₂和4 h-sic [35，43，44或在…之间₂O_3.和4 h-sic [36，38，40，41］.另一方面，在高介电常数下，漏电流密度显著降低拉₂O_3.结构（即，比SIO的较小带隙₂）当一个6 nm厚的热氮化SiO时₂在La₂O_3.和原文如此45］.近期器件使用性能高4H-SiC基mosfet的栅介质[38- - - - - -41显示了未来SiC器件商业化的总体良好进展。

类似于传统的低功率器件采用高功率由于SiO上载流子的散射和俘获效应，高界面态密度和界面表面粗糙度，使得sic - mosfet的沟道迁移率显著降低，这是一个主要挑战₂/ SiC接口。这种表面粗糙度也对栅极氧化物的可靠性造成威胁，并进一步导致阈值电压的不稳定性。而对于成熟的SiO₂/Si界面通道迁移率接近通用迁移率曲线，迁移率为高与硅的栅极电介质界面远低于通用曲线，真正的原因尚不清楚[25］.热生长SiO的SiC mosfet的沟道迁移率₂由于栅极电介质存在10厘米的低值，令人难以接受²/V·s由于界面圈闭密度高[12，13］.栅极氧化物在NO/N条件下的后氧化退火₂O(一氧化氮/一氧化二氮)[14)和POCl_3.［15]环境有助于进一步将该值提高至50 [32]和89厘米²/ V·s [15),分别。一个创纪录的峰值通道流动性为150厘米²/V·s也有报道，在氧化铝存在的情况下进行氧化处理[11] SiO₂/SiC界面基mosfet。最近，信道移动性的改善超过了100厘米²/V·s使用combined "“已经报道了与Sb反掺杂(即锑)和NO界面陷阱钝化双重机制相关的过程[46用于4H-SiC mosfet。超高沟道迁移率已被证明是4h - sic - mosfet与铝₂O_3.用金属-有机化学-气相沉积法在低温下制造的栅绝缘子[38］.相对较高的场效应沟道移动率为64厘米²/V·s为Al₂O_3.栅绝缘体在190°C下沉积。此外，极高的场效应迁移率高达284厘米²/V·s，用于超薄热生长MOSFET层插入铝之间₂O_3.和原文如此38］.然而，在另一个调查中，同一组[38，40]通过插入一层薄的SiO，显示了沟道迁移率的显著提高₂层(1 ~ 2 nm)₂O_3.和原文如此41］.Al堆叠电介质中的最大频道移动性₂O_3./ siO.₂/SiC基mosfet高达300厘米²/V·s是利用栅绝缘子薄膜的低沉积温度制备的。请注意，科学文献中报道的三个积极结果[35- - - - - -43通常期望使用薄的SiO₂层间高材料和SiC表面下面;即(i)薄层的SiO₂作为阻挡层，在高 - 与SiC衬底的不需要的化学反应中的阻隔层生长时，(ii)界面态密度应低于生长时的界面态密度(iii)插入SiO₂层会进一步降低高能级中存在的固定电荷的库仑散射效应电影。总之，这些初步发现使用高-堆叠电介质[35- - - - - -43]通过降低界面态密度，在SiC MOSFET技术发展方面取得了长足进展()比较纯硅₂/ SiC接口。

各种电介质一览表[23- - - - - -26，44，45，其物理性质如表所示1．数字1显示了带隙能量作为材料介电常数的函数的解析趋势[23- - - - - -25，44，45］.需要注意的是，介电材料的能带隙与通过导带边缘偏移值的栅漏电流直接相关，其中介电材料的能带隙能越宽，就越有可能获得更大的导通或价带在半导体和栅极介质的界面处的偏移。有趣的是，从文献中实验提取的值可以看出，由于在介质和SiC的界面上的带隙差比Si材料对应的材料小，因此预测介电材料的导带偏移更低[23，24，44)表1．因此，这项工作的目标是研究各种介质，可以作为4H-SiC基mosfet的潜在候选人。采用二维数值模拟方法研究了介质常数、介质厚度和界面态密度对介电常数的影响。

2.设备仿真设置

图中显示了模拟的4H-SiC基MOSFET器件及其净掺杂剖面的示意图2．为简单起见，只有设备的一半水平尺寸为4M在通道长度为0.8时进行模拟m.漂移层厚度为25m具有掺杂浓度用来得到一个假设的器件，其阻塞电压至少为1700 V。通过考虑带隙缩小模型进行器件仿真[47，俄歇重组模型[47]、肖克利-里德霍尔(SRH)复合[47，掺杂和温度依赖性场迁移率模型[47]和不完全电离模型[47］.此外，所有的模拟都是使用费米狄拉克统计量进行的。本工作中使用的物理模型(如带隙、不完全电离、迁移率模型和载流子寿命)及其参数早前已应用于4H-SiC器件[6，19，20.，28］.网格点总数为40000，表面界面和p-n结合区域的网格分辨率为0.2 ~ 0.3 nm。在本次模拟中使用的材料参数列于表中2和3.并在之前的4H-SiC BJT模拟论文中使用和验证[5- - - - - -7]和4H-SiC IGBT [19，20.)设备。考虑掺杂和温度依赖的载流子寿命模型，模拟器件不同区域的载流子寿命[6，20.]：

有关4H-SiC的各种介质材料的频带偏移值已在文献中广泛报道[21- - - - - -27，44，45］.对于少数潜在的高-电介质材料(如，见表1)，对于4H-SiC材料，频带偏移值仍然未知。在本模拟中，调整电子亲和值，以得到相应介电材料的正确导带偏移量，等效于实验提取的4H-SiC的值。例如，实验提取的值分别为2.5,1.7,1.1,1.6和1.7 eV₂,艾尔。₂O_3.，hfo.₂, ZrO₂，分别对应于4H-SiC各介质带隙差的44、31、45、35和57%。自少数电介质(如Si_3.N₄Y₂O_3.和la.₂O_3.)仍然未知，50%的带隙差异与导带有关，这与其他已知的介质材料(如SiO)几乎相似但更接近₂，hfo.₂）.

请注意，功率半导体器件中随时间而变的介电击穿(TDDB)被认为是介电层的潜在可靠性问题。由于Si和SiC基MOS器件一般使用SiO₂作为栅极介质，合成的势垒高度和传导带在SiC和SiO之间的偏移差₂比硅对应物[29- - - - - -32］.这导致了4H-SiC/SiO中较高的隧穿电流₂与Si/SiO相比，基于MOS的系统性能更好₂基于金属氧化物半导体设备。对于厚栅氧化物(>5.0 nm)， Fowler-Nordheim (FN)隧穿机制被认为有助于介质击穿，特别是在高电场下。由于FN隧穿很早以前就被用来表征SiC基MOS电容器[23，29，30.，32，45]的厚介质层(5-50 nm)，因此本工作考虑了FN隧道模型用于各种介质评估。因此，在这项工作中已经排除了通过介质的直接隧穿，因为它在非常薄的介质(<3 nm)中占主导地位，其中隧穿电流随着氧化物厚度的减少呈指数增长。用Fowler-Nordheim电流密度方程表示通过栅极介质的隧穿电流 在哪里指定栅极介质中电场的大小。和是和，分别为可调的电子建模参数。同样的,和是和，为孔的建模参数。主要是,和取决于隧道屏障的高度(即，和）隧道电子（孔）的有效质量[31这里的势垒高度被定义为金属/半导体和电介质之间的电子亲和力的差异。

3.结果与讨论

数字3.示出了传导带能量图（A），SiC MOSFET（B）的电流电压特性，接口处的电场，以及各种栅极偏置的栅极电流密度。HFO的介电常数₂比SiO₂（见表1)， HFO窄带隙₂与SiC材料相比，导带偏移更小(图)3(一个)）.通过这些小的导带偏移值，载流子穿过介质的概率大大增加，因此可能限制了使用这种高导带的目的材料。Tanner等人。［23早前曾报道HfO的传导带偏移为0.7-0.9 eV₂/4H-SiC界面，导致势垒高度不足，导致不可接受的高泄漏电流值。高漏电流密度是由于小的导带偏移和增加的表面陷阱密度在HfO₂/SiC界面已报道[34并可能对MOSFET的电子输运特性产生影响。注意，对于低功率电子产品，HfO₂由于其高介电常数，是一种很有前途的硅mosfet栅氧化材料。然而，其5.7 eV的窄带隙值对于4H-SiC基MOSFET/IGBT器件来说是令人望而却步的。另一方面，在介电材料中，由于其较高的介电常数值，电场产生了显著的降低。最近，通过引入超薄SiO来解决介质/SiC界面的低频带偏移问题₂碳化硅与高铬之间的界面层高频振荡器₂电介质(35，44用于SiC基MOS结构。从肖特基发射特性中提取的势垒高度为1.5 eV，高于HfO的报道值₂在SiC表面不添加额外的SiO界面₂．因此，存在一个界面SiO₂层增加带偏移量以降低漏电流特性。夹层二氧化硅的加入显著降低了栅漏电流₂［44]，需要进一步优化该新叠加层，以获得干净、突变的界面形态，最大限度地减少界面混合层的形成。注意，模拟新的介质层堆栈与额外的SiO₂这里已被忽略主要是因为频带对准值不适用于HFO的整层堆栈₂/ siO.₂/ 4h-sic [35］.这实际上可能是未来工作的目标，评估新的介质组合的表面钝化和作为SiC基mosfet / igbt的栅介质材料。当漏源极偏压固定时，栅极电流密度随栅极偏压的增大而增大。模拟MOSFET在不同的栅源偏置下的电流电压特性显示，饱和区漏极电流减小，导通电阻增大(即，定义为-在给定门偏压高于阈值的情况下，器件运行的线性区域的特性:见图3 (b)）温度，与基于4H-SiC的MOSFET的实验结果一致[12- - - - - -14，并因此允许并联的MOSFET器件的高功率应用。随着温度的升高，通电阻的增加主要是由于厚漂移层mosfet的散装载流子迁移率的降低。

对于每个5 nm的固定介质厚度，栅极电流密度绘制在图中4作为各种介质材料在恒定漏源极电压为10 V时栅源偏压的函数。在恒定的漏源极偏置下，随着栅极偏置的变化，MOSFET会像预期的那样从积累(负偏置)到耗尽，然后到达反转区(正栅极偏置)。在6 ~ 12 MV/cm范围内，栅极电流密度随材料介电常数的增大而减小。例如，电流密度为3.9 × 10⁻⁴(1.3×10⁻⁸)， 1.3 x 10⁻⁴(2.5×10⁻⁹)， 1.2 × 10⁻⁵(6.8×10⁻¹⁰)和1.1 x 10⁻⁵(1.3×10⁻¹⁰) /厘米²对于SiO₂,艾尔。₂O_3.， AlN和HfO₂，分别在10 (7)MV/cm等介质厚度下得到。HFO的介电常数₂比其他高 -电介质(如₂O_3.由于HfO的带隙更小，因此导带偏移更小，这一优势被完全抵消了₂与4 h-sic。模拟预测材料(AlN, Y₂O_3.)中/高介电常数和更小的带隙在负偏置(累积)时，由于更小的价带偏移，容易遭受更高的泄漏电流。这一点早前已经在TiO中被实验证实₂ 与A相比，A的堆积区栅漏电流密度明显更高₂O_3. 4H-SiC基MOS电容器材料[27］.

AlN和艾尔₂O_3.是两种很有前途的相容(与4H-SiC介电常数几乎相似)的候选材料，作为4H-SiC材料的栅介质。与Al相比，AlN的禁带宽度为6.2 eV₂O_3.(8.7 eV)或SiO₂(8.9 eV)对4H-SiC器件来说可能是令人失望的，但与SiC的晶格失配仅为1%，热膨胀系数几乎相同，高达1000°C和高介电常数是更令人鼓舞的参数。类似于高频振荡器₂和艾尔₂O_3.［35，36，44如前面所讨论的，一种薄的SiO₂由于插入了缓冲层[33]在SiC和AlN之间作为额外的阻挡层，防止半导体向介质注入电子，从而进一步降低泄漏电流。数字5说明了SiO的栅电流密度₂和艾尔₂O_3.300k时不同厚度的电介质。正如预期的那样，栅极电流密度随着介质厚度的增加而减小。SiO相比₂，铝的栅极电流密度较低₂O_3.等栅介质厚度的材料。艾尔₂O_3.材料属于宽带隙(8.7 eV)家族，在Si和4H-SiC导带中分别具有2.8 eV和1.7 eV的势垒。虽然4H-SiC材料的导带偏移量小于Si材料的导带偏移量，但该值足以有效抑制界面载流子注入。的栅极电流密度和为铝₂O_3.和SiO.₂分别在10 MV/cm场下，假设栅介质厚度为20 (10)nm。同样地，栅极电流密度为和对Al的预测₂O_3.和SiO.₂在20 (10)nm厚栅极介质下，在5 MV/cm场强下，两种电场强度分别为:栅极漏电流密度为10⁻³一个/厘米²在8 MV/cm下制备了4H-SiC MOS电容器₂O_3.原子层沉积技术在4H-SiC表面生长膜[23］.利用Fowler-Nordheim隧穿模型提取了铝的势垒高度为1.58 eV₂O_3./ 4 h-sic接口。的无定形铝₂O_3.电影(23，进一步显示出优越的漏电流密度特性，与许多其他高材料和栈(即Ta₂是的,SiO₂/ TiO₂, Gd₂O_3.、SiO₂/高频振荡器₂， AlN和Si_3.N₄)在4H-SiC表面进行了研究。

漏源极电流密度和阈值电压(即门源极电压的值)需要创建或诱导导电通道以引起表面反转)的模拟4H-SiC MOSFET器件如图所示6适用于各种栅极介质。MOSFET器件的阈值电压一般取决于器件结构的一些物理参数，如栅材料、介质层的厚度和类型、衬底掺杂浓度、氧化物界面固定电荷浓度(或密度)、通道长度和通道宽度等。对于给定的栅极介质材料，4HSiC-MOSFET的阈值电压如预期的那样随介质厚度线性增加。然而，阈值电压的变化量被抑制使用高-介电材料（例如，AL₂O_3.，hfo.₂）通过固定设备结构的其他物理参数，一个方面是有利于设备可制造性的观点。在另一侧，阈值电压随着用于固定栅极电介质厚度的栅极材料的介电常数的增加而降低，该栅极电介质厚度指示需要对基板掺杂来调节阈值电压，以使基于SiC的MOSFET功率更高的值设备。例如，已经观察到栅极电介质材料的栅极电介质材料的阈值电压在约2.5V的阈值电压中的总移位₂对高频振荡器₂(见图6(一)）.这进一步导致了器件的跨导随SiO介电常数的增加而增加₂对高频振荡器₂．例如，设备的最大跨导为87、69、68、64和45S /m为HfO₂AlN,艾尔₂O_3.,如果_3.N₄和sio₂,分别。MOSFET器件的跨导简单定义为,在那里为门宽，为门长，是电子的通道迁移率，和为各自材料的介电电容。考虑在我们的模拟中，其他参数保持不变，改变介电常数只有助于提高我们在数值模拟中观察到的最大器件跨导，也被发现与实验结果一致[42］.更高的跨导可能有助于提高功率器件的开关能力。注意硅的阈值电压_3.N₄Y₂O_3.，和AlN相互聚集在一起，这是由于这些材料的带隙(从而导带不连续)的较小的差异，在固定的介质厚度。一般来说，对于给定的沟道长度的MOSFET，随着栅极介质材料的物理厚度的增加，从栅极电极底部开始并在源极和可能的漏极区域上终止的电场线的数量增加。这些电场线形成了从源到沟道区域的电场，从而降低了沟道和源之间的势垒高度。较低的势垒高度反映了在恒定的通道长度下器件的较低阈值电压。请注意，沿沟道表面的电位分布强烈依赖于栅极介电常数，而栅极介电常数实际上定义了势垒高度的变化量。高- - - - - -介质允许降低栅极泄漏电流，同时保持非常低的电等效氧化物厚度，这对硅基低功率电子产品尤其重要。对于使用SiC基mosfet的高功率电子器件，其栅极介质的导带不连续相对于Si相对而言较小，栅极介质厚度约为20 - 30 nm(即最大为6.5-10 MV/cm，考虑栅极偏压为20 V;如今，商用sic - mosfet使用4-5 MV/cm, 20 V栅偏置和40-50 nm sio2₂栅极电介质）远远足以将阈值电压同时固定到大的正值，随着高的栅极漏电流密度而降低 -浇口材料。

4H-SiC mosfet的可靠性问题之一是栅-介质界面的质量和可靠性，栅-介质界面受到陷阱和载流子能量界面状态的严重影响。这些状态的起源主要与4H-SiC介电界面的不完美性质有关，这是由于存在碳团簇和悬空的Si和C键。因此，通道电子与这些能量态散射并被困在那里，因此增加了通道电阻。带隙内界面态的位置和密度不仅影响沟道电子迁移率，而且还影响SiC介质界面FN隧穿电流。请注意，阈值电压也可能受到半导体-介质界面上所谓的快速表面状态和栅极绝缘层中的固定电荷的影响。如前所述，4H-SiC/SiO中带电界面态的密度₂结构比Si/SiO高2-3个数量级₂金属氧化物半导体界面。虽然这可能不是现代硅基制造技术的重大关切，取决于4H-SiC MOSFET表面介质膜的类型和生长机制，这些能量状态的顺序通常在真实设备中测量[23- - - - - -26］.非理想MOS电容器的阈值电压简单定义为 在哪里为金属-半导体功函数差，是费米势，为电离杂质消耗电荷，是氧化物电容，和为氧化物总电荷，理想MOS电容器为零。请注意,是界面捕获电荷之和吗:这些可以是正的，也可以是负的，并且位于界面上，固定氧化物电荷(:这些可能是正的或负的，并且位于非常接近界面)，氧化物捕获电荷(:这些可能是正的或负的，因为在栅极氧化物的大部分被困住了空穴和电子)，和移动离子电荷(:来源是由于离子杂质存在于氧化膜，但远离界面)和它的整体影响导致电压下降的氧化物。根据生长机制和界面材料的不同，这种固定氧化物电荷的极性会引起电压的移动(即，如果是正的，反之亦然)。考虑到任意的生长条件，在4H-SiC/SiO上引入了正负界面态电荷密度₂(积极的),4 h-sic /高频振荡器₂（阳性）和4H-SiC / Al₂O_3.(负)研究它们对漏源极电流的影响。早期的实验结果表明沉积铝₂O_3.或高频振荡器₂h-sic[4日23，34- - - - - -36大幅度地将平带电压转变为正电压，这意味着在界面或界面附近和/或在绝缘层的大部分产生负电荷。因此，对于纯铝，MOS电容器的有效固定氧化物电荷被认为是负的₂O_3.和高频振荡器₂h-sic[4日23，34- - - - - -36，43的表面和正极的另一种电介质，如纯硅₂碳化硅(35，37］.更有趣的是，HfO的叠加栅电介质₂/ siO.₂/ sic [35)和艾尔₂O_3./ siO.₂/ sic [36]方案也揭示了SiC MOS电容器各自界面上的有效氧化物负电荷。数字7说明了这些界面态密度对漏源特性的影响。正界面密度诱导阈值的负位移(即，减小)，而负的界面密度增加了器件的阈值电压。此外，使用高-数值模拟结果表明，在给定介质厚度下，介电材料的阈值电压变化幅度减小。

4。结论

本文研究了各种可能的介质材料对4H-SiC mosfet的影响。对于固定的介质厚度，数值器件模拟预测在高介电常数下阈值电压有较小的移动电介质。类似地，预期阈值电压的较小频率为高 -介质材料的界面电荷密度随时间的变化而变化。与传统的SiO相比₂作为今天在SiC mosfet中使用的栅极介质，高-栅介质显著地降低了等栅介质厚度的栅介质中的电场量，从而降低了总栅电流密度。充分发挥潜力的高-介质在4H-SiC MOSFET表面，一个干净和突然的介质/半导体界面形态是可靠的器件运行的先决条件。本文所提供的数值数据不仅可以为器件和电路设计人员提供有用的指导，而且可以在考虑不同介质选择时支持技术的发展。

利益冲突

作者声明本文的发表不存在利益冲突。

承认

作者要感谢挪威Kjeller大学研究生中心(UNIK)提供的计算机模拟设施。

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