完全耗尽SOI mosfet中使用纳米级栅槽工艺的异常DIBL效应

摘要

具有硅通道厚度的纳米级栅槽沟道(GRC)全耗尽(FD) SOI MOSFET器件()低至2.2 nm首先测试在室温下的功能检查，然后测试在低温(77 K)特征。尽管其FD-SOI纳米级厚度和长沟道特征，该器件在rt时令人惊讶地表现出漏致势垒降低(DIBL)效应。然而，这种效应在77 K时被抑制。如果这种异常效应的出现可以用位于沟道边缘的寄生短沟道晶体管来解释，那么它的抑制可以用降低温度时漏极和沟道之间的势垒的降低来解释。

1.介绍

漏极诱导势垒降低(DIBL)效应是一种众所周知的现象，在不同类型的纳米尺度器件中都有报道，例如经典的短沟道MOSFET器件[1]和最近在长通道碳纳米管(CNT)器件[2］.

DIBL效应主要出现在短通道结构中。经典描述的根本原因是，沟道的形成不完全由闸门完成，但现在漏源也影响沟道的形成。随着通道长度的减小，源极和漏极的耗尽区越来越接近，使阈值电压()是信道长度的函数。这就是所谓的转出。也成为漏极对源极电压的函数．当我们增加时，耗尽区增大，相当数量的电荷被耗尽．形成通道所需的栅极电压随之降低，因此，随着…的增加而减少．这种效应被称为“排水诱导屏障降低”。

在这篇论文中，我们报道了纳米尺度n型FD-SOI MOSFET的异常DIBL效应的证据，该n型FD-SOI MOSFET具有2.2 nm的栅槽沟道(GRC)厚度和长沟道80/3的比率[μm]。此外，如果在300 K的室温(RT)下异常观察到这种效应，则在77 K的低温(LT)下完全消失。设备通道的COMSOL Multiphysics仿真图如图所示1．关于这类设备的更多细节可以在以前发表的工作中找到[3.］.栅极槽加工前的初始SOI厚度为50 nm。氧化层(BOX)厚度为70 nm。栅极氧化物(GOX)厚度为26 nm。

2.实验结果与分析

2．1．房间的温度测量

转移(-)在室温(300 K)下测量了n型FD-SOI MOSFET的特性，如图所示2在半对数尺度中电压(1、2、3和4 V)。

为每一个值时，阈值电压从转移特性的弱反转域末端提取，此处固定为1的给定阈值电流μA.提取的数值范围为−1 V ~−0.5 V，与线性递减(相对值)，表示漏液诱导的障壁降低(DIBL)效应，如图所示3.．

在0处的截距值为0.02 V，表示设备几乎耗尽型(正常开机)。DIBL系数从图的线性拟合的斜率中提取3.−104 mV / V。这样的DIBL效应乍一看令人惊讶，因为通道的长度相对较高(= 3μM)，沟道超薄(= 2.2 nm)，栅极氧化层厚度较小(= 26海里)。事实上，这些条件应该防止FD-SOI mosfet预期的这种效应[4，5］.事实上，在平面SOI-MOSFET中，为了避免短沟道效应(SCE)，如DIBL，沟道长度的设计规则由以下公式给出: 对于FD-SOI MOSFET [6]时，应对前一个方程加一个修正因子，使之变为在哪里为埋地氧化物电容(/)，为通道体电容(/),为正极电容(/）.是与衬底掺杂值和硅厚度有关的因素，对于极薄体通道，取为1 [7］.根据我们设备的参数现在是11 nm，相对于平面SOI MOSFET来说，这并不是一个显著的变化。

2．2．低温(77 K)测量

相同的转移特性-数在77 K时测量了电压(1,2,3,4 V)，如图所示4在半对数尺度下。漏极电流相对于RT降低到约60倍。

提取的阈值电压()的阈值电流10na现在几乎是独立的并固定在−0.1 V +/−0.1 V左右，表明降低温度可以抑制DIBL效应。结果也证明当温度从300 K降低到77 K时，有微弱的降低。这个结果也令人惊讶，因为它是预期通过降低n-FD-SOI MOSFET的温度，就像费米电势应该的那样，根据[5］.

通过将通道限制在非常薄的硅上，我们可以预期阈值电压的量子化。事实上，当通道变得非常薄时，会因为基态能量的量子位移而增加，基态能量的量子位移与Si厚度的平方成反比，就像一维量子阱。已经证明[8阈值电压的不确定度()，因为量子涨落在哪里通道厚度的不确定性(取为10%，即0.2 nm)，是基本电荷，和为第一子带的有效质量。在我们的例子中,实验结果表明，该值低至15 mV，远低于实验误差。

3.解释

我们建议将先前在300 K和77 K时的实验观测结果解释如下。

3．1.室温

对于FD SOI MOSFET器件，DIBL系数可以用下面的方程建模[6，7]：与根据我们设备的参数，通过对前一个方程进行数值求解，可计算出有效通道长度(= 81 nm)，对应于= 104 mV / V)。

由于电场可以从漏极和源极通过埋在氧化层(BOX)和衬底穿透沟道，因此在DIBL系数中应增加另一项中定义的(5）.这被称为漏极诱导虚衬底偏置(DIVSB) [7是由在哪里为在通道中间所取到的体电容的漏极。由于体通道非常薄(2.2 nm)术语占主导地位，以至于DIVSB接近于比率。，由下列人士提供[7]：如果我们考虑额外的DIVSB项来计算新的有效通道长度，我们将得到一个83 nm的值，相对于之前的81 nm的值变化不大。事实上，对于我们的长频道设备来说，= 3000/70,所以然后．

我们可以得出结论，该器件的行为类似于SOI-MOSFET，共享约80 nm的有效通道长度。这可以描述为位于栅下沟道边缘附近的寄生晶体管，它压倒了预期的长沟道SOI-MOSFET器件的行为。

3．2.低的温度

一方面，低温下电流的降低可能是由于掺杂电荷的冻结效应，这反过来增加了位于漏极和源极到通道触点的串联电阻，正如在类似器件中所报道的[3.］.

另一方面，众所周知，像DIBL一样，在低温下操作可以降低SCE [9］.实际上，为了维持给定的阈值以下的当前水平，这是成比例的，势垒通过降低温度来降低源和表面通道之间的距离。然后势垒对进入通道的横向电场的敏感性将降低，表面附近的电荷共享效应将在低温下降低。此外，这也可以解释我们实验中减少的通过降低温度。

最后，如果我们考虑量子约束的影响，以及通道厚度小于10 nm时有效态密度对温度的依赖[10，研究表明，与上述经典行为相反，SCE应在低温下增强。因此，这可能证实了所观测到的SCE并没有连接到沟道的量子阱限制，而是连接到至少10 nm厚度的经典短沟道寄生n-SOI MOSFET。

4.结论

采用GRC工艺制备的超薄全耗尽绝缘子上硅(FD-SOI) mosfet在300 K时出现异常DIBL效应，在77 K时出现抑制现象。这些权衡现象被解释为在凹槽沟道边缘附近出现了一个主导的短沟道晶体管，以及降低温度时的势垒的降低。这种现象也可能发生在其他低维器件中，在这些器件中，源极和漏极接触被两侧的延伸区与通道隔开。

利益冲突

作者与本文没有利益冲突。

参考文献

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