双阈值综合优化独立门FinFET和SRAM单元

抽象的

独立门(IG) FinFET是一种很有前途的电路应用器件，因为它有两个独立的门，可以独立使用。在本文中，我们提出了一种综合方法来优化双阈值(DT) IG FinFET器件，通过对栅电极工作功能、氧化物厚度和硅体厚度进行调制。氮化钛(锡_x)作为可调功函数栅电极，具有良好的性能。通过TCAD模拟扫描栅极氧化物和硅体的厚度，得到合适的值。对优化后的晶体管进行验证仿真表明，DT IG finfet能够分别实现并联和串联晶体管的合并，晶体管的电流特性得到明显改善．通过提取BSIM-IMG模型参数，我们可以通过使用BSIM-IMG模型的HSPICE来模拟由所提出的DT IG FinFET组成的电路。作为实际实例，我们使用DT IG FinFET优化了两种新的7T SRAM细胞。HSPICE仿真结果表明，新的SRAM电池获得更高的写裕度并读取静电噪声裕度，而漏功率低于其他实施。

1.介绍

目前，FinFET已成为主流IC技术，因为与传统平面CMOS相比，其显着泄漏和性能改进。作为双栅极装置，FinFET比单栅极装置更柔韧，例如传统的CMOS和超薄体（UTB）MOSFET。FinFET的两个栅极可以一起工作或单独工作，并且可以在电路设计中提供更大的灵活性和更好的性能。带有两个门的短路门（SG）FinFET一起捆绑在一起可以更换传统电路中的单个装置，以实现更好的性能和更小的尺寸。但是，通过去除翅片的栅极区域上方的材料形成具有两个分离栅极的独立栅极（Ig）FinFet可以提供不同的配置方法，并且适用于电路设计中的不同要求。

以往的研究表明，常规IG FinFET是一种低阈值器件，在电路设计中可以作为两个合并的并行晶体管来减小尺寸，提高性能。一些文献也提出了对高阈值IG FinFET的优化，可用于电路中合并串联晶体管，以降低堆栈高度，提高操作速度[1- - - - - -6］．作者在[1，2优化了低阈值和高阈值器件的栅极功函数，氧化物厚度，硅厚度和栅极下方的设计参数的值。晶体管的参数通过使用佛罗里达大学双门（UFDG）Spice模型来确定并由TCAD工具验证。在 [3.，4[作者只调整了栅极工作功能的值来调整阈值电压。在 [5，6]，使用高阈值Ig FinFET作为基本逻辑电池，以设计电路，并且未提及优化过程。DT IG FinFET有更多优化空间，特别是对于新兴技术节点的设备。

本文提出了一种全面的方法来优化双阈值（DT）IG FinFET的参数，以获得更好的性能。我们可以从解决方案中知道双栅极MOSFET的阈值电压由栅极功函数（GWF）和硅本体厚度为主。我们还从VTH滚动理论中知道，氧化物厚度会严重影响小尺寸装置的阈值电压。因此，我们通过调整TCAD模拟通过调整栅极工作函数，氧化物厚度和硅厚度来优化DT IG FinFET。优化的低阈值和高阈值IG FinFET可以分别用作两个合并并联SG晶体管和两个合并系列SG晶体管。因此，DT IG FinFet可以提供紧凑的电路实现[2，7］．和导通电流（我_在）和漏电流（我_离开优化后的DT IG finfet也得到了改进，以减少紧凑电路的延迟和泄漏。

通过使用TCAD仿真结果，我们提取了BSIM-IMG模型的参数[8，并生成用于HSPICE中仿真的模型卡，可用于我们的电路仿真。作为实例，本文实现了两个基于DT IG finfts的新型7T SRAM单元，并利用生成的BSIM-IMG模型卡对其进行了HSPICE仿真。仿真结果表明，与其他SRAM方案相比，所提出的SRAM单元的性能得到了提高。

纸张的结构如下组织。在部分2在回顾传统FinFET器件的基础上，我们对DT IG FinFET器件进行了全面优化，采用合适的栅电极，调节氧化层厚度和硅体厚度，以获得良好的性能。BSIM-IMG模型拟合也包括在Section中2．在部分3.，提出了两种基于DT IG FinFET器件的新型7T SRAM单元，并利用DT IG FinFET器件更多的设计空间，提高了读静态噪声裕度(RSNM)和字行写裕度(WLWM)，降低了泄漏损耗。最后，本节给出了结论4．

2. DT IG FinFet的优化

在本节中，我们首先概述了FinFET，然后根据理论，基于栅极工作函数的调制，硅体厚度和氧化物厚度优化双阈值FinFET。最后，利用Sentaurus Device仿真确定优化参数并测试电流特性。

2.1。FINFET概述

FinFET是一种双栅3D晶体管，比传统的平面CMOS具有更多的优点。特别是在小几何条件下，FinFET可以有效抑制短通道效应(SCE)和漏极诱导势垒降低(DIBL)效应，这是限制平面CMOS晶体管尺寸缩小到深纳米尺寸的两个主要原因。FinFET可以缩小到小于20nm的沟道长度，而不需要重沟道掺杂。即使在一些现代技术中，通道和硅体都是不掺杂的，以减少杂质散射。由于低的横向电场和可忽略的杂质散射，轻掺杂或未掺杂的沟道具有较高的载流子迁移率。此外，它使FinFET具有更低的耗尽电荷和电容，从而亚阈值斜率接近60mV/dec [9］．

如图所示，FinFET器件有两种主要配置1．SG FinFET与两个盖茨一起捆绑在一起，如图所示1(一)，使用等效地使用传统的平面栅极MOS晶体管，具有更好的性能。如果前门是逻辑高，则背栅偏置到高电压，以提供更高的驱动电流和更低的延迟。当前门是逻辑低电平时，背栅也偏置到低电压，这升高了阈值电压并降低了漏电流。以这种方式，SG FinFET类似于单个栅极晶体管，并且可以通过替换传统的CMOS设备来直接转换先前的数字电路，以提高性能并减少电路区域。

具有两个分离栅极的Ig FinFet，其通过去除SG器件的栅极区域上方的材料而形成，如图所示1 (b)．由于薄翅片，两个栅极被分离但彼此强烈耦合。在数字设计中，当IG FinFET的后门以不同方式连接时存在不同的性能。当后门处于禁用模式时，它是低功率配置（即，后门连接到PMOS中的VDD或连接到NMOS中的GND）。在这种模式下，与相应的单个栅极装置相比，阈值电压增加以降低漏电流。同时，其输入电容较小，动态功耗也更低。但较高的阈值电压将增加低功率电路的延迟，因此它可以用于逻辑电路的非机构路径中。因为IG FinFET的阈值电压对后栅极的电压非常敏感，因为当晶体管的后栅部用作阈值电压调制端子时，所以当晶体管的后栅极时10.，阈值电压可在一定范围内灵活调节，以平衡延迟和功耗。但缺点是使电路设计和制作过程更加复杂，限制了电路集成的提高。

当后门用作独立信号输入端时，存在另一种模式，可以更灵活地实现低功耗并同时改善电路集成。该模式的优点在于，一个晶体管可以用作两个合并并联传统单栅极晶体管或两个合并并联SG FinFET。它可以获得两个输入的或类似逻辑功能，因此它可以大大减少数字电路中的晶体管的量并减少电路区域。它可以增加逻辑门的粉丝因子来提高其性能。因此，除了合成流程中的额外考虑外，它可以提高数字电路设计的灵活性[4］．

作为合并并联晶体管，当阈值电压调制到足够高时，IG FinFET也可以作为合并串联晶体管工作，使高阈值IG FinFET可以实现两个栅电极输入的AND-like逻辑功能[2］．但是，这种实现需要特殊的设备工程来调制阈值，因为诸如BSIM-IMG模型的一般双栅极小型模型，不提供高阈值FinFET模型。在这项工作中，通过调制栅电极的功函数，氧化物厚度和体硅厚度，优化和增强高阈值IG FinFET，该工作功能在下一部分寻址。为了更好地与高阈值设备合作，在本文中同时优化低阈值设备。

这里以n型FinFET为例，表示我_D10当后门（BG）绑定到低电平并且前门绑定到高并且我_D11作为漏极电流，当两个栅极连接到高时。我_在和我_离开分别为通电电流和漏电电流。当我_在更大，操作速度较高，性能更好，而且何时我_离开较小，待机功率较低。当我们优化IG FinFET设备时，我们应该考虑性能和功耗之间的权衡，即，我_在和我_离开．另外，为了获得高阈值（高 -)，实现串联与类逻辑功能，我_D10应该足够低，以确保晶体管处于关闭状态和我_D11应该足够高，以将晶体管转换为导通状态。相反，对于低阈值（低 -） 设备，我_D10应该足够高，以打开晶体管以实现或类似的逻辑功能。当一个高点晶体管和低 -晶体管用作一对双阈值晶体管，我_D10低晶体管应高于截止电流，约10⁻⁷·W / L (A)我_D10晶体管的低阈值应低于该截止电流。只有满足这个条件，双阈值晶体管电路才能正常工作。注意阈值电压可以通过推断来准确地测量-向横轴弯曲。但是，也可以很容易地得到在小漏极电压0.05(V)和小漏极电流10时的栅极电压值⁻⁷·w / l（a）[11.[其中w / l是晶体管的纵横比。在此纸张中，阈值电压就像这样测量。

在下一节中，我们将详细优化DT IG FinFET。为方便起见，我们将n型FinFET作为示例，以解决优化过程，并仅为P型FinFET提供结果。

２.２.DT IG finfet的优化

对于具有轻掺杂或未掺杂通道的长通道双栅极Ig FinFet，阈值条件下的通道静电由2D泊松方程仅具有包含反转电荷术语的2D泊松方程来控制[12.]： 在哪里是沟道表面潜力，是电荷的大小，是硅的介电常数，是玻尔兹曼常数吗是绝对温度。用N型FinFET的一些边界条件求解该2D泊松方程，我们最终可以获得长通道阈值电压（）[13.，14.]： 在哪里是栅电极和硅膜之间的工作功能差异，是氧化物电容，是内在载体浓度，和为硅体厚度(TSI)。

这方程(2)是对长通道IG FinFET的推导，但对于短通道晶体管，我们需要考虑更多的效应，如SCE、DIBL和量子效应(QE)。因此,等式将成为[15.］ 在哪里是木板常数,是流动性的效果质量，和EI被称为静电完整性因子 在哪里是氧化物层的介电常数，l是有效的通道长度，源漏结深度，和是沟道区域中的栅极字段的穿透深度和为等效氧化物厚度(EOT)。

右手侧（RHS）的第二项代表频道的潜力，我们可以找到它受到硅体厚度的反比影响。RHS的第三项和第4项分别表示SCE和DIBL引起的电压滚转，由此可知受氧化物层厚度的影响，具有逆比例。

从和 ，我们知道阈值电压短沟道晶体管随着浇口功函数（GWF）或有效通道长度（L）的增加而增加，并且随着硅体厚度（TSI）的增加或等效氧化物厚度（EOT）而降低。因此，我们可以通过调制栅极工作功能，硅厚度和栅极氧化物厚度的参数来优化阈值电压。

通过仔细选择合适的栅电极材料来实现对栅功函数的调节，以达到所要求的值。经过仔细的调查，我们在这项工作中选择了作为优化Ig FinFET的栅极电极材料。应该注意的是，NFET和PFET的栅极工作函数的值对于两种类型的设备的性能更好。通过TCAD器件扫描模拟获得适当的硅体和栅极氧化物。

2.3。Sentaurus设备模拟结果

在这项工作中，考虑到实际制造，执行TCAD三维（3D）模拟。Synopsys Sentaurus设备工具模拟了具有独立栅极的所有n型和p型晶体管。在这些模拟中，使用漂移扩散迁移率和修改的局部密度近似（MLDA）模型。移动模型包括由于散射和高侧向和垂直电场引起的迁移率劣化。MLDA模型是量子效应的数字稳健和快速模型，由于其数值效率，它适用于三维设备模拟[16.］．根据半导体（ITRS）国际技术路线图的预测[17.[14nm是一个新兴技术节点，因此我们选择具有14nm信道的晶体管作为优化目标。首先，使用Synopsys Sentaurus结构编辑器建立IG FinFET的3D结构。3D结构如图所示1 (b)和对称横截面视图如图所示2．我们制作的晶体管是高k金属栅(HKMG) 3D FinFET，它经常用于现代高性能应用。高k电介质为HfO₂具有25的相对介电常数，高于SIO的3.9₂因此，可以增加栅极堆叠的高度以抑制栅极泄漏。一个SiO.₂在HfO之间插入薄膜₂以及用于更好粘合的沟道硅。体区掺杂浓度为N_身体= 1.0e12cm.⁻³，这是改善亚阈值斜率的相对光值的值。源极和漏极区域的掺杂浓度是重量值N_SD.= 1.0e20cm.⁻³用于改善阻抗特性。WF金属是一种合金材料（ ，见下文）用于调制栅电极的功函数以获得所需的性能。装置的翅片高度是40nm的典型值。

从上述内容，因为受硅厚度，栅极厚度和通道长度的影响，首先通过分别扫描TSI，EOT和L的几何值来研究研究关系的一些TCAD装置模拟这些几何尺寸。虽然我们想要优化的晶体管是固定通道长度为14nm的晶体管，但我们也需要研究SCE、DIBL和QE的影响。此外，为了获得更好的晶体管性能和实现串联与类逻辑，我们需要获得合适的我_D10，我_D11，和我_离开设备，以研究电流与几何参数之间的关系。已经进行了TCAD模拟，结果显示在图中3.．从结果中，我们可以了解这一点随着EOT或TSI的增加或l的降低而降低我_D01.，我_D11， 和我_离开与EOT或TSI的增加或随着L的增加而增加。注意，渠道长度L仅用于研究SCE，DIBL和QE等物理效果，而不是优化本文的标准。

由于工作功能主导了IG FinFET的阈值电压，因此必须仔细选择栅电极的材料以满足要求。几个报告表明，通过利用可用的材料和过程可以获得栅极功函数的一些值。氮化钛（锡_x）通过改变金属栅极的反应溅射沉积工艺中的氮气流速，可以实现具有可调谐功函数的栅电极[18.- - - - - -20.］．因此，我们调查了变化通过执行TCAD仿真，当栅极工作功能从4.0ev到5.2eV为5.2eV时。为了得到关系 ，我_D10，我_D11然后，还通过扫描GWF值来执行TCAD模拟的栅极工作函数。的-然后测试不同栅极工作功能的特征。测量结果如图所示4，小图是GWF的上限的特写图片。

如图所示4可以发现，通过增加IG FinFET的栅极功函数，相应的阈值电压会增加到所示值的期望值。栅极工作函数和阈值电压之间的关系是线性的，这与（2） 和 ．从当前曲线如图所示4，我们也可以发现漏电流我_离开和漏电流我_D10和我_D11随着闸门功函数的增大，二者均呈减小趋势，且在闸门功函数较小时近似线性，在闸门功较大时近似指数。

数字中的关系3.和4表明栅极工作功能对阈值和电流的影响大于几何尺寸TSI或EOT的影响。因此，当优化目标设备时，首先根据电压阈值和性能要求选择栅极功函数，然后对TSI和EOT的几何值进行精细调整以满足精度要求。

在考虑取舍时我_D10，我_D11，我_D11/我_离开， 和 ，在执行了一系列Sentaurus设备仿真之后，选择了N型DT IG FinFET的优化参数，如表所示1．同时，在表中1，一些优化结果在文献中[2- - - - - -4]列为比较。

在表1，h代表高度 -晶体管，而L是低-晶体管和N / A表示无法从文献中获得数据。从这些结果来看，我们可以发现我们的结果满足了新颖的晶体管特性的需求。的我_D10比一些比较值小但比其他值大，并且我_D11是相同的案例。比例我_在/一世_离开高 -晶体管是比较值的平均值，而比率我_在/一世_离开低收入的晶体管是最大的，从中可以看出，所提出的高度 -晶体管平均性能和所提出的低晶体管可以高速工作。最重要的是，所提出的晶体管的占用比其他地区的占用最小，而没有性能损失。

采用Sentraurus Device工具测量了提出的n型和p型DT IG finfet的电流特性。对于n型FinFET (p型FinFET)，当后门通过连接到VDD(地)激活或通过连接到地(VDD)禁用时，通过将前门栅极电压从0 (-0.6V)扫到0.6V (0V)进行测试。仿真结果用符号表示在图中5和6并且主图中的子图是对数坐标的相同曲线，并且图中的虚线是截止电流线。当漏极电流上升到截止电流线时，晶体管将打开，否则，当漏极电流下降到截止线以下时，晶体管将关闭。从这些曲线可以看出，高 -当前闸门和后门均绑定到高电压时，带GWF = 4.9EV的N型Ig FinFET处于导通状态;否则，当一个或非门绑定到高电压时，它们将处于偏离状态。操作就像两个栅极信号的类似逻辑和一个高逻辑IG FinFET正好工作，就像两个合并系列SG FinFET一样。另一方面，低GWF=4.55eV的n型FinFET，当两个栅极中的任何一个都连接到高电压时将处于开启状态，只有当两个栅极都连接到地时才会关闭。工作模式就像两个门信号的OR-like逻辑。

如图所示6例如，对于P型DT IG FinFET，操作只是与N型FinFET互补。高-IG p型FinFET工作方式类似于两个OR-like逻辑的合并系列SG FinFET，而低Vth IG FinFET工作方式类似于两个and -like逻辑的并行SG FinFET。

获取优化设备后，应修改BSIM-IMG模型中的参数以匹配优化设备的参数[21.］．BSIM-IMG模型是Compact Model联盟（CMC）采用的标准模型[22.，并用BSIM-IMG模型进行仿真，仿真结果可作为集成电路制造的参考。

２.４.BSIM-IMG模型拟合与HSPICE仿真

Finfet Compact Model是Finfet技术与基于Finfet的电路设计的桥梁。对于使用所提出的DT设备的电路仿真，我们选择BSIM-IMG模型，来自UC Berkley的CMC标准紧凑型号，在应用中的FinFET紧凑型模型。BSIM研究人员宣布，当模型参数正确调整时，BSIM-IMG模型对新设备非常有效[23.］．例如，锗finfet和InGaAs finfet的出色BSIM模型结果显示在[24.，25.］．根据BSIM-IMG技术手册中的说明,有超过一百个参数需要从该设备根据一些行为,如长通道栅电容,长通道漏极电流,和短通道漏极电流TCAD仿真结果的拟合曲线。

该器件为通道长度为14nm的短通道器件。作为短通道设备，需要提取一些短通道拟合参数。的必须考虑由短频道效果引起的滚动。这在BSIM-IMG模型中建模并由[8］ 在哪里为比例长度因子，V_bi是内置潜力，φ_英石是表面潜力，l_eff有效渠道长度，和DVT0.，DVT1.是设备提取的参数。

作为另一个效果，DIBL引起的滚动在BSIM-IMG模型中建模并由[8］ 在哪里近似到后栅极电压和接近漏极端电压在饱和区域工作时，和ETA0，Etab，和DSUB.来自设备提取的适合参数。

上面提到的是影响模型精度的物理效应的两个例子。参数如Dvt0 dvt1 eta0 etab，和DSUB.所有这些都需要仔细调优，以使BSIM-IMG模型适合建议的DT设备。其他与物理效应相关的模型参数，如阈下斜率退化、载流子速度饱和和量子力学效应，都需要仔细调整。因此，需要从设备的实验数据中提取一组参数来拟合BSIM-IMG模型。

参数提取后，对验证进行了一系列HSPICE模拟，结果显示为数字中的线条5和6．仿真结果表明，BSIM-IMG模型非常适合设备，可根据所提出的DT IG FinFET在电路设计和优化中使用。

在下一节中，我们将使用建议的设备使用BSIM-IMG模型优化SRAM单元。

3.SRAM单元的设计和性能

在回顾了传统SRAM单元的基础上，我们提出了两种基于优化的独立门FinFET器件的SRAM单元。在本节的最后，我们将从一些仿真结果中讨论新的SRAM单元的性能。

3.1。传统的SRAM细胞

基于SG FinFET设备（SG6T）的传统6T SRAM单元示于图中7（a）［26.[如果必须增加两个下拉晶体管的鳍数以确保正确的读取操作。为了改善RSNM和WLWM，通常使用基于SG FinFET设备（SG8T）的8T SRAM单元，如图所示7（b）［26.，27.］．

IG FinFet的后栅可用于调节器件的阈值以增加其驱动能力或降低其漏电流。基于常规低的SRAM细胞（IG6TA-IG6TD）也研究了IG FinFet，如图所示8［26.]，通过将IG finfet的后门连接到地、电源或存储节点，调整其驱动能力，从而提高RSNM和WLWM，降低其泄漏损耗[28.，29.］．

３．２．基于DT IG FinFET的新型7T SRAM细胞

优化后的DT IG finfet可分别作为两个合并的并联或串联晶体管。我们利用DT IG finfet更多的设计空间来改善RSNM和WLWM，减少它们的泄漏。本文基于上述优化的DT IG finfet提出了两种新型7T SRAM细胞(DGIG7Ta, DGIG7Tb)，如图所示9［26.］．通过添加高阈值IG FinFET来分隔读写操作以提高读写稳定性。只有当Q为低电平并且RWL高电平时，高阈值IG FinFET接通，存储单元的值被读为RBL。当Q为“1”时，关闭高阈值IG FinFET，因此RBL将使由于预充电而保持其高电平。

在图中9（a），写操作与图形相同8（a）在美国，下拉晶体管使用低门槛的IG finfet。在图中9（b），由一对低阈值P型和N型FinFET组成的传输栅极用作接入开关以促进驱动能力，从而改善WLWN。p型和n型高 -IG FinFET构成由WWL控制的时钟逆变器。在写入周期（WWL高）时，时钟逆变器关闭以促进写入操作并改进WLWN。在存储阶段（WWL为低电平）时，钟流变频器已启用以保持其存储值。

3.3。SRAM细胞性能比较

已经将所提出的SRAM单元（DTIG7TA-DTIG7TB）的RSNM，WLWM和泄漏与具有读写分离（SG8T）的传统6T SRAM单元（SG6T），8T SRAM单元等相应的SRAM单元（SG6T），和SRAM单元使用常规IG FinFet（IG6TA-IG6TD），如图所示10.．使用BSIM-IMG模型对所有电路进行HSPICE仿真。为了保证比较的公平性，所有SRAM单元都具有相同的读写时间。可以看出，在所有比较的SRAM单元中，所提出的两种SRAM单元在RSNM和WLWM方面的性能最好，且泄漏耗散最低。

4。结论

本文提出了一部小说高 -Ig Finfet以及优化的低一是通过调制栅功函数、硅体厚度和栅氧化层厚度，实现串联晶体管和并联晶体管的合并。仿真结果表明，本文提出的DT IG finfet具有优良的电流特性(我_D10，我_D11，我_离开和我_在/我_离开比率)，减少设备占用面积。然后，我们提取提出的器件的参数来拟合BSIM-IMG模型，以进一步进行电路仿真。我们还提出了两种基于优化的DT IG finfet的新型7T SRAM细胞。利用DT IG finfet更大的设计空间，提高了读静态噪声裕度和写裕度，降低了泄漏功耗。基于BSIM-IMG模型的HSPICE仿真表明，与其他实现相比，新的SRAM单元获得了更高的写余量和更低的泄漏功耗，读取SNM。

数据可用性

没有数据用于支持这项研究。

的利益冲突

提交人声明有关本文的出版物没有利益冲突。

致谢

该工作得到了中国国家自然科学基金（浙江省教育署的国家自然科学基金（第61671259号）和科学研究基金（No.Y201120962）。

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