20nm三角fet工艺参数变化的模拟比较分析

摘要

技术尺度小于22纳米会带来一些不利的影响，如增加的短通道效应(SCEs)和泄漏电流。在深亚微米技术中，通过改变器件结构可以进一步提高栅长和氧化层厚度。对于10 - 30nm通道长度的多栅MOSFET器件，多栅MOSFET器件被认为是最有前途的器件，而finfet是主要的多栅MOSFET器件。工艺参数可以改变，以获得所需的性能FinFET装置。本文对开关电流比()、亚阈值摆动(SS)和漏极诱导屏障降低(DIBL)对不同的工艺参数，即掺杂浓度(10¹⁵/厘米^3.到10¹⁸/厘米^3.)、氧化层厚度(0.5 nm and 1 nm), and fin height (10 nm to 40 nm), has been presented for 20 nm triangular FinFET device. Density gradient model used in design simulation incorporates the considerable quantum effects and provides more practical environment for device simulation. Simulation result shows that fin shape has great impact on FinFET performance and triangular fin shape leads to reduction in leakage current and SCEs. Comparative analysis of simulation results has been investigated to observe the impact of process parameters on the performance of designed FinFET.

1.介绍

为了延续摩尔定律的步伐，晶体管尺寸的减小会在器件中造成非常显著的短通道效应。采用可变阈值CMOS、多阈值CMOS、晶体管叠加和功率门控等方法可以在一定程度上降低漏电流，但不适用于22nm以下的技术。FinFETs被认为是最有希望减少SCEs和泄漏的器件。FinFET被选择来替代22nm以下的传统平面CMOS器件[1,2]。FinFET是一种多栅晶体管，其中栅极被包裹在硅翅片沟道上。所述包绕栅结构提供了更好的电气控制，从而减少了漏电流和短通道效应。

与平面器件相比，FinFET有几个优点，如很好地抑制了短通道效应，降低了亚阈值摆动(~ 70mv /dec)，以及较小的阈值电压滚压[3.]。矩形截面鳍片通常用于设计和分析FinFET，但在工业上很少使用。在工业中，FinFET的截面是不均匀的，类似梯形[4]。在矩形或梯形FinFET中，可以将顶翼宽度减小到尽可能小的值，从而使三角形FinFET保持其他参数与矩形或梯形FinFET相同。因此，在三角形FinFET中，鳍的形状近似为三角形。

三角形鳍截面和三角形FinFET的三维示意图如图所示1。本文对开关电流比()、亚阈值摆动(SS)和漏极诱导屏障降低(DIBL)对不同工艺参数，即掺杂浓度()、氧化层厚度()，及翅高()，提出了20纳米三角形FinFET器件。

在深亚微米技术中，量子效应变得很重要。因此，在设计模拟中采用了密度梯度模型，并考虑了大量的量子效应。通过考虑量子效应，为器件仿真提供了更实际的环境。

本文的表述如下。部分2介绍FinFETs的早期工作。后面的部分解释设备设计和模拟设置。结果已在章节中讨论4。工作的结论已在章节中提出5。

2.文献综述

在深亚微米技术中，通过改变器件结构可以进一步降低栅极长度和氧化层厚度。对于10 - 30nm通道长度的双栅MOSFET (DG-MOSFET)被认为是最有前途的器件。FinFET工艺参数如,,，翅片宽度()，闸长()对设备性能影响很大。这些工艺参数可以改变，以实现FinFET器件的理想性能，如高通断电流比、低DIBL和低SS。为了减少SCEs，翅片厚度应保持在通道长度的1/3以下[5]。与平面CMOS相比，由于SCEs的减少和泄漏性能的提高，大块finfet得到了改善。减少翅片宽度导致减少泄漏由于SCEs。通过优化输入工艺参数，与相同基翅片宽度的矩形翅片相比，22纳米三角形翅片漏电流可减少高达70% [6]。为了克服CMOS器件中栅氧化物的泄漏电流过大k使用了栅极叠加。高- - - - - -k栅极堆栈，栅极到通道的电容耦合也可以改善而不减少栅极氧化层。工作函数的变化导致阈值电压的变化，这是CMOS技术缩放的主要障碍。在22nm工艺下，由于翅片的非矩形形状，为了定量估计金属栅的工作功能变化，将金属栅的工作功能值随机化。阈值电压的相关性()可减少30% FinFET器件的工作功能[7]。为了描述三栅FinFET器件，没有完整的分析模型发表;在大多数文献中，给出了实验或仿真结果。由于FinFETs的三维结构和超尺度，开发紧凑模型是一项非常具有挑战性的任务[3.]。

由于ffet器件在半导体沟道的三面存在缠绕栅极，改善了栅极的静电控制，解决了平面晶体管的若干问题。紧凑型模型是电路模拟器的重要组成部分之一，它是连接器件技术和电路设计人员的纽带。对于不同的掺杂浓度，矩形finfet可以被精确地建模[4]。与矩形鳍形相比，三角形鳍截面更大程度地减小了SCEs [2]。体块FinFET的主体应轻掺杂或未掺杂，以实现在绝缘体上硅(SOI)和体块FinFET中类似的通态性能[8]。在FinFETs中，对SCE的免疫力随着In的增加而降低。这导致了较好的阈下坡度和较显著的DIBL。可以通过特定工艺实现的侧壁角度限制了翅片的高度[9]。

3.设备设计和模拟设置

3.1。器件设计参数及材料组成

采用Cogenda公司的GDS2Mesh三维建筑技术计算机辅助设计(TCAD)工具[10]。表中列出了设计中使用的几何尺寸1。硅是用于衬底和鳍，和高k介电氧化铪用作栅氧化层。设备设计如图所示2。

3.2。仿真设置

在本工作中，我们模拟了在20nm的栅极长度下三角形的FinFET以及使用Cogenda的Visual TCAD进行兴奋剂使用[11]。在纳米级器件中，由于器件尺寸非常小，量子效应变得非常重要。对于这类器件，经典物理模型不适用于分析。因此，在模拟器件时使用了量子物理模型。TCAD模拟包括考虑量子效应的密度梯度量子修正模型。

密度梯度(DG)模型中加入了一个额外的量子势，用以计算电子和空穴的驱动力[10,11]。仿真中包含的电子空穴量子修正方程如下[12]: 在哪里ħ为约化普朗克常数(即:),和分别为电子有效质量和空穴有效质量，和导带中的电子浓度和价带中的空穴浓度分别是多少是电子电荷。

对于费米-狄拉克统计，欧姆边界处的电子和空穴浓度必须根据[12] 在哪里是玻尔兹曼常数,是温度,是导带电子的有效态密度，价带空穴的有效态密度是多少,,分别表示费米能级、传导带边和价带边。

量子效应的考虑为设计模拟提供了更实际的环境。翅片和有源区域的净掺杂剖面图如图所示3.。翅片高度从10 nm到40 nm变化，掺杂量从10变化¹⁵/厘米^3.到10¹⁸/厘米^3.氧化层厚度为1nm。掺杂和鳍片尺寸(如鳍片高度)的影响(利用TCAD工具对ffet的输出参数进行了研究。给出了对应于更好的器件性能的翅片高度和翅片掺杂浓度的评价。

4.结果与讨论

仿真结果表明，在漏极电压为50mv时，三角板漏极电流随漏极电压的增大而减小当掺杂浓度为10时¹⁵/厘米^3.和10¹⁸/厘米^3.如图所示4。研究了不同翅片高度下漏极电流随掺杂量的变化。在恒定条件下，漏极电流随掺杂水平的增加而减小为15nm和40nm，如图所示5。高通道掺杂会导致晶体中更多的杂质散射，导致载流子迁移率降低，从而导致漏极电流变小，而当掺杂浓度低时，由于杂质散射小，on电流变大，如图所示5。漏极电压保持在50mv，用于测量通断电流比。在闸极电压() = 1v，在时测断电流V。

通断电流比随变化而变化不同的掺杂水平如图所示6。为了使这个比例最大化，掺杂水平应该很高(即掺杂水平高)。,10¹⁸/厘米^3.)，因为在高通道掺杂情况下，关断电流也比开断电流小，这样可以得到更好的开/关电流比。

漏极电流的变化称为阈下摆幅(SS)。计算方法为(3.)保持漏极电压为50mv。

低掺杂水平时，SS减小。高兴奋剂水平(10¹⁷/厘米^3.和10¹⁸/厘米^3.) SS降低范围为10nm ~ 30nm，随时间的增加而增大后30 nm。比较各掺杂水平的SS，高掺杂导致SS下降，如图所示7。

对于DIBL计算，对输入过程参数的每个组合进行了仿真(漏极电压为20mv和1v)。对水平位移的实验传递特性进行了分析= 20mv和恒定漏极电流1v定义为DIBL [13]。

计算DIBL时，观察到转移特性水平位移的恒定漏极电流为[13] 有效通道宽度和矩形FinFET的定义是什么

对于矩形FinFET是恒定的，但对于三角形FinFET是不同的来。在[14的等效翅片宽度= 5nm和= 15nm是在它的正交中心。同样的思想也可以推广到三角形翅片管在其正交中心处的等效翅片宽度，可以得到为 在哪里 为设计的三角形装置= 1海里,= 15nm，因此from (7),。自的值在10 nm到40 nm之间变化，和列于表中2。

高通道掺杂可以提高DIBL值;这是由于通道中的高掺杂降低了漏极电位对通道的影响，从而进一步屏蔽了漏极端子对通道的影响。在[13]，对于25 nm栅长器件，结果表明，对于非矩形FinFET器件，如果/小于0.2时，SS的范围为74 mV/dec到76 mV/dec, DIBL为80 mV/V到90 mV/V。在本工作中，仿真结果表明，当栅极长度减小到20nm时，= 1nm，和= 15 nm(例如,/= 0.0667)时，SS可达到65.5 mV/dec, DIBL可达到32 mV/V，如图所示7和8。

器件的On电流随掺杂浓度的增加而减小;但随着掺杂浓度的增加，通断电流比增大。在15nm的翅片高度，随着掺杂浓度的增加，SS和DIBL降低。不同栅氧化层厚度的掺杂浓度对电流、通断电流比、SS、DIBL的影响如图所示9。结果表明，高掺杂降低了迁移率，降低了on电流，同时降低了漏电流，提高了通断电流比。掺杂10可以得到较好的SS和DIBL值¹⁸/厘米^3.相对于10¹⁵/厘米^3.。氧化层厚度0.5 nm对DIBL效果较好。这是因为栅极对通道的三面有很强的控制与之相比减少漏极对通道的影响。因此，阈值电压受外加漏电压变化的影响较小，从而导致较低的DIBL。还有HfO的使用₂由于栅介质可以在不增加栅隧穿电流的情况下同时减小氧化层厚度。

5.结论

仿真结果表明，工艺参数的变化对其性能参数有较大的影响。由于减少了顶翅片宽度，改善了对通道的浇口控制，从而获得更好的性能。随着掺杂浓度的降低和翅片高度的增加，通断电流比急剧减小。高掺杂时通断电流比提高(10)¹⁸/厘米^3.)和最小鳍高度(10纳米)。在翅片高度为20 nm的情况下，SS的最大掺杂浓度更好。DIBL最适合于15 nm鳍高度的掺杂浓度最大值。对于1nm栅极氧化物，DIBL随掺杂而降低。在翅片高度小于15nm的情况下，对于0.5 nm栅氧化层，结果优于1nm栅氧化层。翅片高度大于15nm时，氧化层厚度为1nm时性能更好。

的利益冲突

作者声明，本论文的发表不存在任何利益冲突。

参考文献

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