0.8V 0.23西北1.5ns 130全摆通晶体管异或门纳米CMOS

摘要

提出了一种低功耗的电路拓扑结构来实现低压CMOS 2输入通道晶体管异或门。该设计旨在最小化功耗和减少晶体管计数，同时减少传播延迟。异或门使用6个晶体管来实现紧凑的电路设计，并使用130纳米IBM CMOS工艺制造。通过使用相同的130 nm CMOS工艺进行仿真，验证了该异或电路与其他异或门设计的性能。在0.8 V电源电压下，核心电路的面积只有56平方·µm，传播延迟为1.5659 ns，功耗为0.2312 nW。因此，提出的六晶体管实现优于其他现有的异或门设计。

1.介绍

随着便携式应用的迅猛发展，特别是电池驱动的手持设备，低功耗电路已经成为一个重要的设计思路。此外，较高的功耗会提高芯片的温度，进而影响设备和电路的可靠性[1]．在许多片上系统(SOC)实现中，人们探索了各种低功耗技术来增强基本逻辑门(如异或门)，因为异或门影响总体功耗。降低电源电压是降低总功耗的有效途径之一。在功率、速度和晶体管数量方面的异或门优化显著改善了较大和复杂电路的性能。多年来，各种2输入异或门设计被广泛报道，以提高各种应用程序的性能，如全加法器、奇偶生成器、加密处理器和比较器。传统的八晶体管静态CMOS异或门可以工作在全输出摆动，但有功耗和晶体管计数的缺点[2]．另一方面，基于传输门的异或电路[3.]用于克服通过晶体管逻辑中PMOS和NMOS器件引起的信号退化。但是它的缺点是没有驱动能力，需要互补信号来切换PMOS和NMOS器件，因此需要更多的晶体管和面积。基于通-晶体管逻辑的交叉耦合(CC)异或门已在[4，它声称比六设备通过晶体管异或门提高了速度和功耗，并且在低电压下工作良好。通过级联标准逆变器作为输出驱动器，由改进的四晶体管异或门实现的六晶体管异或门可以在5，可以改善某些输入的输出信号水平。无功率异或门(P-XOR)的提出6使用一个没有电源连接的四晶体管电路，这比其他设计消耗更少的功率，但以大的延迟为代价。另一种四晶体管异或门设计在[7，基于门扩散输入(GDI)单元[8]．三晶体管异或门可以在[9使用CMOS逆变器和PMOS通管。它提供了低功率延迟产品(PDP)，但随着输入组合的出现电压下降和．Elgamel等人[10]也提出了一个类似的三晶体管异或门，但它消耗高功率时和并且，除此之外，为这个输入组合产生一个糟糕的逻辑“1”。然而，它可以达到一个可接受的逻辑高电压水平与适当的晶体管尺寸。因此，这两种电路[9，10可能在低供电电压下不能可靠工作。在这篇简短的论文中，我们提出了一种新的低功耗、低电压、全摆2输入异或电路，使用6个器件，在130 nm IBM CMOS技术实现。

2.用于低功耗CMOS设计的新型异或门拓扑

提出了一种低功率约束的双输入异或门，使用6个晶体管提供了所有输入组合的全输出电压摆动，并使低电压工作与小的传播延迟。提出的异或电路基于通管逻辑，以逆变器作为输出驱动，实现完美的输出摆幅。通-晶体管设计使小的晶体管计数随着更小的输入负载(信号输入到源/漏而不是门)提供非常低的功耗操作与高性能。由于NMOS器件通过一个强“0”而弱“1”，而PMOS器件通过一个强“1”而弱“0”;对于所有“1”和“0”的输入组合，互补通晶体管被组织成通过一个强输出逻辑电平。

数字1显示了提出的异或电路的原理图，以及使用130纳米CMOS工艺的器件尺寸。它对每个输入模式执行完美的全面操作。M3和M4的源端连接用于驱动全轨输出“1”。为条件下，晶体管M3是ON，通过一个强“1”到逆变器输入端，在输出端产生一个“0”Y打开M4，当，，晶体管M2和M3是ON的，分别通过信号“0”和“1”。为了解决这个问题，W/lM2的比值增大，使其大于W/l比M3，从而只通过一个信号“0”到逆变器输入，产生强输出．为和，只有设备M1是ON的，一个强的“0”被传递到逆变器产生一个全轨“1”输出Y．与，晶体管M1和M2打开，一个微弱的信号“1”被传递到逆变器的输入端，从而输出端Y也会被降级。然而，反馈路径导致晶体管M4打开时这样就传递了完美的信号“1”使逆变器输入产生完美信号“0”处Y．因此，这种通型晶体管异或门不会像其他通型晶体管异或门那样受到信号电平恶化的影响。晶体管的尺寸是精心选择的最佳功率延迟性能在各种工作条件下。

3.异或门性能分析与仿真结果

利用130nm IBM CMOS技术对所提出的异或门以及文献中发现的其他五个现有的异或门进行了广泛的模拟，以分析性能比较。在Cadence Spectre平台和Synopsys HSPICE平台上使用相同的测试环境进行了仿真，测量了每种情况下的传播延迟和功耗。所有的仿真都是在0.6 V到1.2 V的供电电压范围内进行的，负载电容为10 fF，吞吐量(时钟)率为200 MHz。仿真包括功能验证、功率、时序分析、设计规则检查(DRC)以及使用Cadence Assura验证的布局与原理图(LVS)。根据最坏情况下的传播延迟对所有异或测试电路的性能进行了评估。传播延迟由50%输入电压和50%输出电压过渡点之间的时间间隔来评估。由最坏情况下的传播延迟与平均功耗的乘积计算出优值功率延迟乘积。几种输入模式覆盖了所有可能的输入值情况，仿真结果验证了电源电压范围的较低端的每个输入组合的正确功能。数字2显示了HSPICE瞬态电路的模拟，该通型晶体管异或门的全摆工作指示了在几百皮秒范围内的上升和下降时间(@电源电压，）.表格1总结了这些仿真的结果，提供了一个比较的传播延迟，功耗和PDP之间的提议电路和其他最近报道的设计。所提出的异或门提供较低的传播延迟比其他六个晶体管异或门，如表中所示1并在图中的线形图中描述3.．在速度方面最差的电路是三晶体管异或门。它对电压缩放具有最高的传播延迟。作者在[4，5]在功耗和传播延迟方面接近于所提议的异或门，但所提议的异或门与之前的其他设计相比提供了更好的整体改进。所提出的异或电路在低电源电压下表现令人满意，其0.2312 nW的功耗相比于[5@电源电压，）.4T异或门[6，7的3T异或门1，9，10在所有电源电压下，其平均功率耗散几乎相同。Figure中的线形图4演示了电压缩放对平均功耗的影响。如表所示，所有其他电路的PDP值都高于所提出的异或电路1如图所示5．在0.8 V电源电压下，所提出的异或电路在PDP方面比[5]和143.6%以上的电路由作者在[4]．由于输出负载是影响电路性能的参数之一，我们在0.8 V供电电压下将所有电路的输出负载从10 fF改变到50 fF，以研究其对传播延迟的影响。如图所示的折线图所示，所提出的异或门在所有输出负载的传播延迟方面是最好的电路6．因此，从仿真结果可以看出，所提出的新型异或门具有最低的传播延迟和最低的功耗，同时具有较高的输出驱动能力。与其他异或门电路相比，所提出的电路所获得的改进是显而易见的。

为验证所建议的异或门的抗噪性，噪音裕度(和)，并根据直流输入输出电压转移分析确定其他门。0.8 V电源电压的噪声裕度如表所示2．与其他异或门相比，所提议的异或门表示可接受的噪声裕度值。

4.异或栅的制作与实验结果

异或门的掩模布局如图所示7采用130nm IBM CMOS工艺制作。所有设备都使用最小信道长度，并为每个设备精心选择最佳信道宽度，以实现低功耗和最小传播延迟的验证功能。所制备的异或栅及其焊盘的显微照片如图所示8．异或栅的硅面积为（≈56平方µm)，不包括粘合垫。数字9使用Tektronix TLA5202逻辑分析仪，通过几个输入组合的异或输入和输出波形快照显示异或门的功能验证。电平移位器用于从图形发生器的高电压(5 V)产生低电压(0.8 V)到异或门输入。最后,图10提供Agilent DCA-J (86100C Infiniium)示波器的电子波形，用于制作异或门(，,)指示在0.8 V电源电压下的正确操作。

5.结论

本文演示了一种新的基于通道晶体管的全摆2输入异或门拓扑结构，采用130 nm CMOS工艺，适用于降低芯片上整个系统的功率和传播延迟。将所提出的异或门与其他同行异或门设计进行了比较，结果表明，与其他设计相比，所提出的异或门在功耗、传播延迟和功率延迟乘积方面都有良好的性能和改进。与同类设计相比，所提出的异或门具有较低的门延迟和较低的功率延迟产品。因此，它适用于小面积和低功耗的应用，如RFID标签。

参考文献

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