一种新的ReRAM功耗降低技术，带有浪费覆盖自动避免电路

摘要

低功耗操作对于RERAM设备来说可能是巨大的有利的。然而，浪费诸如将诸如对低电阻状态（LRS）设备的设置操作以及高电阻状态（HRS）设备的复位操作的重写而导致功率的增加，而且由于重复重写而导致的写入周期的劣化．因此，在本文中，我们提出了一种新的自动避免电路，用于处理使用读出放大器并通过进行电路模拟来估计能量消耗降低率的浪费覆盖。结果，该电路有助于可靠地避免浪费的覆盖操作，分别使用VSRC和CSRC减少约99％和97％的浪费能量。

1.介绍

电阻随机存取存储器(ReRAM)因其低电压运行、高速性能和低功耗等优越特性，被广泛期待作为下一代非易失性存储器使用。ReRAM采用金属-绝缘体-金属(MIM)结构，过渡金属氧化物夹在两个电极之间作为存储元件。该器件有两种开关模式:(i)单极开关，其中器件依赖于施加电压的脉冲宽度和幅度;(ii)双极开关，其中器件依赖于极性特性[1］.在本文中，我们使用了一个Bipolar开关装置，该装置充分利用了这个提出的电路。数字1显示了(a) ReRAM设备的结构和(b) SET和RESET操作的定义。

在本研究中，SET被定义为从HRS转换为LRS的操作，RESET是从LRS转换为HRS的操作。ReRAM具有低功耗设备的巨大优势。然而，为了实现这一优势，不仅需要必要的设备特性，还需要外围电路，如读/写电路需要。一方面，浪费性的覆盖操作（如为LRS设备设置或重置小时数）不仅会增加功耗，还会降低写入周期[2]一种解决方案是，电路在最初读取电阻状态后判断是否需要写入设备，就像在常规NAND闪存中验证操作一样[3.］.然而，通过这种方式，功耗和处理时间都增加，因为写入操作需要额外的完整读取操作，如图所示2(a).因此，本文提出了一种新的电路，通过改进传统的感知放大器，利用浪费性覆盖的避免函数，自动判断电路是否需要写，以降低浪费性功耗[4.]，如图所示2（b） 在该方案中，写操作可以在读操作期间进行，因此不需要全读操作，并且该电路在速度和功率方面具有一定的优势。此外，该方案还具有利用感测放大器的结果进行写操作，并在常规电路的基础上增加“写功能”的优点“读电路”，所以读写电路不需要分开，只需增加4个MOSFET就可以避免浪费的覆盖，而不是传统的感测放大器。

本文组织如下。本节介绍了电路的结构和工作原理2第节给出了一个Verilog-A ReRAM设备的经验模型和我们的模拟结果3.．结论总结在一节中4.．

2.电路结构

我们提出了两种写电路来避免浪费性的覆盖，这两种电路由电压检测放大器（VSA）和电流检测放大器（CSA）组成，因为我们比较了这两种电路之间的降低功率。这些电路兼有写判决电路和检测放大器两种功能[4.］.在这里，我们称这些电路为电压检测重写电路(VSRC)和电流检测重写电路(证监会)。

2．1．电路结构与操作

（1）VSRC
数字3（a）显示了VSRC的原理图，以及3.（b） 显示符号。读取和写入电流路径分别绘制为实线和虚线。

数字4.显示了VSRC的时序图。VSRC的操作分为三个阶段：（i）单元读取，（ii）放大和（iii）预充电。(一)在单元读取阶段，VSRC的Vout和Vout_ref被均衡。取决于ReRAM设备状态的输入电压临时应用于M1和M2的栅极。(2)在放大阶段，读和写都可以通过充电Cin来操作。读取过程通过图中所示的实线进行操作2在此阶段，SL被设置为读取电压（Vread），rw被设置为“H”（vdd），se_控制被设置为“L”（gnd），均衡阶段Vin和Vin_ref之间的电位差被放大并在锁存部分输出。同时，写入过程通过虚线操作，rw被设置为“L”，并且se_控件被设置为“H”。在此，SL分别根据设置或重置操作被断言为“L”或“H”。（iii）在预充电阶段，由于M8与re信号上升沿同步OFF(省电模式)，VSRC电源停止供电。

如下图所示4.，RE信号在小区读取阶段结束之前被断言为“L”以抑制读出放大器中的浪费DC电流。因此，即使采用大阵列尺寸的长位线长度，即使在长时间细胞读数下，也使流过读出放大器的DC电流最小化。

（2）CSRC
证监会的示意图如图所示5.. 在该电路中，rw信号用于控制读写操作之间的切换。在读写操作中，CSC操作也分为（i）单元读取和（ii）放大阶段。图形6.显示CSRC的时序图。在初始条件下，诸如SE和RW的控制信号被设置为“H”，并且RE被设置为“L”。

(一)在单元格读阶段，读和写操作的控制信号是相同的。通过将re设置为“H”，启动读操作的当前路径的预充电。se和rw信号都被设置为“H”，SL被设置为“L”。输出节点Vout和Vout_ref均等于vdd/2，其中均压可以通过优化M3和M4的尺寸进行校准。在这里，预充电电流通过存储单元取决于M5, M6和M8的on电阻，所以必须仔细决定MOSFET的大小，以防止任何干扰。(2)在放大阶段，rw信号在读操作中设置为“L”，在写操作中设置为“H”。通过断言se为“L”，M7关闭，被访问单元和参考单元之间的电流差被放大并锁存。如果ReRAM设备以小时为单位，则M3的VG小于M4的VG。因此，Vout被断言为“H”，Vout_ref被断言为“L”另一方面，由于Vout节点的放电容量低于Vout_ref的放电容量，SL在SET操作中固定为“L”，在RESET操作中断言为“H”。

如下图所示6.，通过控制像VSRC这样的re信号，即使在长时间单元读取时，流经感测放大器的直流电流也被最小化，这是由于长的位线长度。

2.2. 使用VSRC和CSRC体系结构自动避免浪费性覆盖的原理

电阻状态和BL电压之间的关系总结如下：(一)ReRAM⇒BL→“L”，/ BL→“H”(2)ReRAM > Rref⇒基本法→ “H”， /基本法→ “L”。

因此，根据电流电阻状态使用读出放大器的输出，可以避免多个相同逻辑值的覆盖，如图所示7.．在该设置操作中，SL在放大阶段中设置为“L”。当设备处于HRS时，BL变为“H”，因此，将设定电压施加到设备。当设备处于LRS时，BL变为“L”，并且设定电压不适用于设备。另一方面，在复位操作中，SL被设置为“H”。由于当设备处于HRS时，复位电压不施加到设备上，因为当设备处于HRS时，BL变为“H”，并且当设备处于LRS时，由于BL变为“L”，则BL变为“L”。我们总结了SL和BL之间的关系，以及自动避免浪费覆盖的原则如下：(一)设置操作：

Reram（LRS）⇒SL→“L”，BL→“L”

 （设定电流不流动 : 回避）

ReRAM (HRS) > Rref⇒Sl→“l”，bl→“h”

 （设置通过ReRAM的电流 : 写）。(一)重置操作：

Reram（LRS）⇒SL→ “H”，BL→ “L”

 (RESET current flows through ReRAM : write)

ReRAM (HRS) > Rref⇒Sl→h, bl→h

 （复位电流不流动 : 避免）。

3.模拟

３．１．模拟条件

表中列出了本文所用ReRAM的器件特性和模拟条件1和2分别为(4.］.

3.2。Verilog-a建模

基于表中的特征，使用Verilog-a开发了ReRAM的行为设备模型1在本文中，我们描述了ReRAM设备双极操作的瞬态响应。图8.显示使用Verilog-A模型的写入和读取操作中瞬态响应的仿真结果。

使用该Verilog-A模型，可以模拟更真实的电路行为，同时考虑ReRAM设备中常见的现象，如写入操作中的尖锐电阻切换。

3.3. 模拟电路结构

我们模拟的电路结构如图所示9.. 这里，我们省略了其他信号的描述，例如se和re信号。这里，我们的模拟条件中不包括外围控制电路，如地址解码和定时生成。

读/写序列作为（a）读取→设置→读→设置→读取用于HRS设备和（b）读→重置→读→重置→读取LRS设备读取→读取→读取→读取→读取→读取→读取为LRS设备。我们用传统电路和所提出的电路进行了模拟，如图所示10.. 这里，我们使用反向逻辑VSRC和CSRC作为常规电路。反向逻辑VSRC和CSRC旨在通过在VSRC和CSRC中用Vout_ref替换Vout，故意覆盖HRS设备的重置操作，并将操作设置为LRS设备，如图所示3.和图5.， 分别。因此，我们可以使用传统和提出的电路进行比较能耗。

3.4. 模拟结果

模拟结果如图所示11.．

例如，如果ReRAM设备的状态最初处于LRS状态，则该设备的电阻状态在第一次复位操作中转变。然而，在第二次复位操作中，该操作是不必要的，因为该装置的电阻状态在第一次复位操作中已经转变为HRS。在第一次复位操作中，如图所示11（a），我们发现RESET脉冲(负脉冲)作用于ReRAM设备的两端，设备经过HRS。另一方面，在第二个RESET操作中，这个操作是浪费的，因此没有施加RESET脉冲，我们可以确定自动避免了无用的写操作。

3.5. 对功耗的考虑

从仿真结果如图所示11.，VSRC和CSRC可以减少的每个ReRAM设备的功耗量如图所示12.．

在图中12（a）在没有避免的情况下，复位电压应用于ReRAM并消耗浪费的电源（区域1）12（b）通过避免，复位电压不应用于ReRAM，因为BL电压根据当前电阻状态动态变化，因此，ReRAM之间的电压差变为零。这里，我们将功率降低率定义为 其中，能量（区域1）是由无避免的浪费性覆盖引起的能量，能量（区域2）是由使用拟定电路引起的开销能量。

我们评估了使用所提出的电路（w/避免）与传统的浪费覆盖能量（w/o避免）消耗能量的降低率。

我们计算了这个集合的能量减少率→ 设置和重置→ 复位操作顺序，如图所示13.．表格3.显示复位和设置操作中的每个能量消耗和减少率。这里，能量（区域1）和能量（区域2）12.对应于表中3405 [fJ]和135 [fJ]3.我们使用所提出的电路实现了几乎90%的功耗降低，如表所示3.．通过对se_control和SL时序的优化，可以降低证监会的功耗，尽管证监会的功耗降低比VSRC的要小。在这里，由于均衡时间(10 ns)比放大时间(70 ns)小7倍，因此使用该电路的速度开销可以控制为传统电路的1.1倍。

通常，BL负载的时间常数取决于RERAM器件的电阻，电池晶体管的寄生电容，分布式导线电阻，BL的电容和阵列尺寸。通过小心地控制感测的定时（细胞读取时间）来解决这些变化。在实践中，这些电路的感测行为取决于存储在存储器单元阵列中的数据模式，因为列上的不同数据模式导致各种BL负载。BL电压的波形在假定每个位线1024个单元的情况下的任何数据模式的波形在2％内。

表中的功率降低率3.估算仅在ReRAM阵列中消耗的能量，包括激活的存储单元和字行/位行电压波动。检测放大器的能量消耗主要是由于在VSRC和证监会中通过晶体管M8的直流电流，在单元读相中，re和se信号同时发生时形成直流电流路径。假定直流电流的周期是10 ns,减薄率近似能量考虑读出放大器的直流电流消耗大约84% VSRC和证监会虽然我们没有做完整的电路优化的考虑最小直流电流放大器。通过进一步优化电路和重信号的时序，可以抑制直流电流。

4.结论

提出了一种自动避免冗余覆盖的电路，并对该电路进行了评估。结果，我们使用VSRC和证监会分别实现了约99%和97%的节能率。

致谢

这项工作得到了VLSI设计和教育中心（VDEC）的支持东京大学与Cadence公司和Mutor Corporation公司合作，本研究的VLSI芯片已经在VDEC的芯片制造程序中制造，东京大学与罗姆公司和Top潘Deporation公司合作。（C） （20510161623560391）、日本科学促进会（JSPS）探索性研究补助金（23651136）以及日本科学技术厅（JST）通过目标驱动研发（AS21327）实施的适应性和无缝技术转让计划。

参考文献

1. S.Kawabata，M.Nakura，S.Yamazaki et al.，“使用凹槽结构的CoOx RRAM存储单元技术用于128 Kbits内存阵列，“在IEEE国际内存研讨会论文集（IMW'10），第1-2页，韩国首尔，2010年5月。视图:出版商网站|谷歌学者
2. 陈耀胜，李海耀，陈宝胜等，“氧化铪再存储器的概述和未来挑战”，年国际固态设备和材料会议的诉讼程序（SSDM'10），页1106-1107,2010。视图:谷歌学者
3. C. C. chung，H.Lin，Y. Shen和Y.T. Lin，“一名多级传感和验证Bi-Nand闪存的计划验证计划”IEEE VLSI-TSA VLSI设计、自动化和测试国际研讨会论文集（VLSI-TSA-DAT'05），第267-270页，2005年4月。视图:出版商网站|谷歌学者
4. 上田勇，岩田勇，田俊，“STT-MRAM的低读偏置电压和高速传感放大器的设计”，技术代表，第7-12页，2007年4月。视图:谷歌学者

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