亚太经合组织 主动和被动电子元件 1563 - 5031 0882 - 7516 Hindawi出版公司 181395年 10.1155 / 2012/181395 181395年 研究文章 新颖的功率降低技术和自动避免电路ReRAM浪费覆盖 翰达岛 Takaya 1 Yoshimoto Yuhei 1 中山 Kazuya 2 北川 丰田 1 高岛 Daisaburo 1 电气和计算机工程学院 大学的科学和工程 金泽大学 Kakuma 金泽920 - 1192 日本 kanazawa-u.ac.jp 2 健康科学学院大学的医学 制药和健康科学 金泽大学 5-11-80 Kodatsuno 金泽920 - 0942 日本 kanazawa-u.ac.jp 2012年 8 4 2012年 2012年 18 10 2011年 05年 01 2012年 2012年 版权©2012 Takaya翰达岛等。 这是一个开放的文章在知识共享归属许可下发布的,它允许无限制的使用,分布和繁殖在任何媒介,提供最初的工作是正确的引用。

为ReRAM设备低功耗操作可以很有利。然而,浪费覆盖等操作设置为低阻状态(LRS)设备和复位操作高阻状态(小时)设备原因不仅增加力量,也写的降解周期由于多次重写。因此,在本文中,我们提出了一个新颖的自动避免电路处理浪费覆盖使用放大器和估计的能源消耗降低率进行电路仿真。因此,这个电路可靠地避免了浪费覆盖操作减少约99%和97%的浪费能源使用VSRC和证监会,分别。

 1。介绍

电阻随机存取存储器(ReRAM)已经被普遍预期用作下一代非易失存储器因其优越的特性,如低电压操作,高速性能和低功耗。ReRAM Metal-Insulator-Metal (MIM)结构的过渡金属氧化物是夹在两个电极作为存储元素。这个设备有两个切换模式:(i)的单极开关设备取决于外加电压的脉冲宽度和振幅和(2)双相开关设备取决于极地字符( 1]。在本文中,我们使用一个双极开关装置,提出了电路的最佳利用。图 1显示(a) ReRAM设备和(b)的结构设置和重置操作的定义。

(a) ReRAM设备的结构和(b)组和复位操作的定义。

ReRAM结构

双极开关

在这个研究中,集被定义为一个操作进行改变从小时到LRS,和复位手术改变从LRS到小时。ReRAM的很大的优势是低功率设备。然而,为了有这个优势,不仅必要的设备特征,而且外围电路,如读/写电路,是必要的。一方面,浪费覆盖设置LRS设备或复位等操作小时不仅增加功耗也降低写周期( 2]。解决方案之一是在电路来判断设备是否需要写电路后最初读取阻力状态验证操作在传统NAND闪存( 3]。然而,通过这种方式,电力消耗和处理时间增加,因为额外的完整的读操作所需的写操作,如图 2(a)。因此,在这篇文章中,我们提出一个新的电路,可以自动判断电路是否需要编写使用避免浪费的函数覆盖减少浪费能耗通过改进传统意义上的放大器( 4),如图 2(b)。在这个方案,写操作可以进行读操作期间,所以完全没有必要读操作,这条赛道有速度和力量的优势方面。这个计划有优点也使用读出放大器的结果写操作和添加“写函数”传统“读取电路,所以读写电路不需要分离,实现避免浪费覆盖增加了对传统意义上的只有4场效应晶体管放大器。

序列(a)和(b)提出的一项解决方案的计划。

本文组织如下。一个解释关于电路的配置和部分中提供的操作的原则 2。ReRAM Verilog-A实证模型的设备和我们的仿真结果提出了部分 3。结论总结了部分 4。

 2。电路结构

我们建议两个写电路以避免浪费覆盖由一电压放大器(VSA)和电流放大器(CSA)因为我们比较减少权力这两个电路之间。这些电路都功能,作为一个写判定电路和放大器( 4]。这里,我们称这些电路电压重写电路(VSRC)和电流感觉重写电路(证监会)。

2.1。电路结构和操作 (1)<斜体> VSRC < /斜体>

图 3(一个)显示VSRC的示意图, 3(b)显示了符号。读和写电流路径画实线和虚线,分别。

(一)示意图和(b) VSRC的象征。

示意图

象征

图 4显示了一个VSRC时间图。操作VSRC分为三个阶段:(i)细胞阅读,(2)放大,(iii)预先充电。

在cell-reading阶段,输出电压和Vout_ref VSRC是平衡的。输入电压依赖的状态ReRAM设备暂时应用于M1和M2的大门。

在放大阶段,读和写都可以由充电Cin。阅读过程是通过实线如图操作 2。在此阶段,SL设置为读取电压(Vread), rw,“H”(vdd)和se_control“L”(接地),和Vin之间的电位差和Vin_ref均衡阶段是放大和输出自锁作用。与此同时,编写过程操作通过虚线,rw设置为“L”, se_control设置为“H”。这里,SL断言“L”或“H”按照设置或复位操作,分别。

在预先充电阶段,VSRC停止是因为M8的电源是在同步上升的边缘信号(省电模式)。

VSRC操作时间图。

在这里,如图 4,再保险信号断言“L”只是在年底前cell-reading阶段抑制浪费中直流电流放大器。因此,直流电流流经读出放大器是最小化甚至在长期单元阅读由于长位线长度时采用大型数组大小。

(2)证监会

中国证监会的示意图如图 5。在这个电路中,rw信号用于控制读和写操作之间的切换。中国证监会操作也分为(i)细胞阅读和(2)放大阶段读和写操作。图 6显示了中国证监会的时序图。在初始条件,se和rw等控制信号设置为“H”,并设置为“L”。

(一)示意图和(b)证监会的象征。

示意图

象征

证监会操作时间图。

在细胞阅读阶段,控制信号是相同的读和写操作。通过设置重新“H”,预先充电电流通路的读操作。se和rw信号设置为“H”和SL设置为“L”。输出节点电压输出和Vout_ref平衡的vdd / 2,在平衡的电压的大小可以通过优化校准M3, M4。这里,预先充电电流流过电阻的记忆细胞根据M5, M6, M8, MOSFET的大小必须谨慎决定,以防止任何干扰。

在放大阶段,rw信号被设置为“L”读操作和写操作的“H”。声称“L”se, M7是,当前访问的细胞之间的区别和参考细胞放大和门锁。如果在小时ReRAM设备,M3的vg小于M4。因此,输出电压是断言“H”,和Vout_ref断言“L”的放电容量低于Vout_ref电压输出节点。另一方面,SL是固定的“L”设置操作,断言“H”复位操作。

在这里,如图 6,流经读出放大器直流电流最小化甚至在长期细胞阅读由于长位线长度通过控制信号像VSRC。

 2.2。自动避免浪费覆盖原理使用VSRC和证监会架构

阻力之间的关系状态和提单电压总结如下:

ReRAM < Rref ⇒提单→“L”,提单→“H”

ReRAM > Rref ⇒提单→“H”,提单→“L”。

因此,使用读出放大器的输出取决于当前电阻状态,多覆盖相同的逻辑值可以避免,如图 7。在一组操作,SL中设置为“L”放大阶段。当设备在小时,提单成为“H”,所以,一组电压的装置。当设备在LRS,提单就变成了“L”和一组电压不是应用到设备。另一方面,在复位操作,SL设置为“H”。复位电压并不应用于设备因为提单时设备在小时成了“H”应用,因为提单时设备在LRS成了“L”。我们总结了SL和提单的关系,自动避免浪费覆盖原理如下:

设置操作:

写操作原理与自动避免浪费覆盖使用VSRC和证监会架构。

ReRAM (LRS) < Rref ⇒SL→“L”,提单→“L”

(设置当前不流:避免)

ReRAM(小时)> Rref ⇒SL→“L”,提单→“H”

(设置电流流经ReRAM:写)。

复位操作:

ReRAM (LRS) < Rref ⇒SL→“H”,提单→“L”

(复位电流流经ReRAM:写)

ReRAM(小时)> Rref ⇒SL→“H”,提单→“H”

(重置当前不流:避免)。

 3所示。模拟 3.1。模拟条件

ReRAM用于本文的设备特征和仿真条件在表中列出 1和 2分别为( 4]。

ReRAM设备特点。

高价值 80年kΩ
低阻的价值 20 kΩ
设置过渡时间( 1] ~ 50纳秒
重置过渡时间 ~ 50纳秒
设定电压 超过2.2 V
复位电压 不到−1.4 V
读取电压 小于0.5 V

模拟条件。

模拟器 HSPICE
制造过程 180 nm互补金属氧化物半导体
电力供应 3.3 V
温度 27°C
放大的时候 70纳秒
位线电容(Cb) 200 fF
3.2。Verilog-A建模

ReRAM的行为设备模型是使用Verilog-A开发基于特征表 1。在本文中,我们描述了双极运行的瞬态响应ReRAM设备。图 8显示了瞬态响应的仿真结果在读写操作只使用Verilog-A模型。

用Verilog-A ReRAM装置的瞬态响应特性模型。

使用这个Verilog-A模型可以模拟实际电路的行为而采取这一现象通常发现在ReRAM大幅电阻开关等设备考虑写操作。

 3.3。模拟电路结构

我们模拟的电路结构如图 9。在这里,我们省略了其他信号的描述,如se和信号。这里,外围控制电路、地址译码和时机等一代不包含在我们的模拟条件。

为模拟电路配置。

读/写的顺序是(a)读→设置→→设置→读过一个小时装置和(b)读→设置→→设置→读过LRS设备。我们进行了仿真与传统的电路,提出电路如图 10。在这里,我们使用了逆转logic-VSRC和证监会作为传统的电路。逆转logic-VSRC和证监会旨在覆盖故意重置操作小时装置和设置操作LRS设备代替输出电压与Vout_ref VSRC和证监会,如图 3和图 5,分别。因此,我们可以比较使用传统能源消耗,提出电路。

比较传统,提出电路之间的能源消耗。

 3.4。仿真结果

仿真结果如图所示 11。

仿真结果。

电流-电压(初始低):VSRC

电流-电压(初始高):VSRC

VSRC(初始低)

VSRC(初始)

电流-电压(初始低):中国证监会

电流-电压(初始高):中国证监会

中国证监会(初始低)

中国证监会(初始)

例如,如果ReRAM设备最初的状态在LRS条件,这个设备的电阻状态凌日的复位操作。然而,在第二个复位操作,这个操作是不必要的,因为这个设备的电阻状态已经发生在第一个小时重置操作。在第一复位操作,如图 (11日),我们发现复位脉冲(负脉冲)应用于两端的ReRAM设备,设备运送到小时。另一方面,在第二复位操作,这个操作是浪费的,,因此,没有应用复位脉冲,我们可以确认自动避免无用的写操作。

 3.5。考虑功耗

从仿真结果如图 11,每一个ReRAM设备功耗VSRC和证监会可以减少如图 12。

功率降低的概念对传统nonavoidance使用自动避免电路方案。

SL和提单电压w / o回避

SL和提单电压w /回避

电流流经ReRAM w / o回避

电流流经ReRAM w / o回避

电力消耗ReRAM w / o回避

电力消耗ReRAM w /回避

在图 12(一个)没有回避,复位电压ReRAM和消耗浪费力量(区域1)。另一方面,在图 12 (b)回避,复位电压并不适用于ReRAM因为提单电压改变动态地根据当前电阻状态,之间的电压差,所以,ReRAM变成零。在这里,我们定义了权力减速比 减少 _ 比 = 能源 ( 区域 1 ) - - - - - - 能源 ( 区域 2 ) 能源 ( 区域 1 ) , 在能源(Area1)是一种能源浪费造成的覆盖没有回避,能源和能源(Area2)是一种开销引起的使用提出了电路。

我们评估消耗能源的减速比使用该电路(w /回避)对传统的浪费覆盖能源(w / o回避)。

我们计算了能量减速比设置→设置和重置→重置操作序列,如图 13。表 3显示每个能源消耗和减少比例重置和设置操作。在这里,能源(Area1)和能源(Area2)在图 12对应于3405 (fJ)和135 (fJ)表 3,分别。我们取得了几乎90%的功率降低使用该电路如表所示 3。优化se_control的时机和SL可以减少证监会的功耗虽然证监会的功率降低率小于VSRC。这里,速度开销使用提出的电路可以控制只增加1.1倍的时间比传统因为均衡时间(10 ns)小于7倍放大时间(70 ns)。

功率降低比率每个细胞的结果。

操作 集 重置
w / o避免(fJ) 11865年 3405年
VSRC w / o避免(fJ) 48 135年
减薄率(%) 99.5 96.0
中国证监会 w /避免(fJ) 288.4 351.2
减薄率(%) 97.5 89.7

仿真结果。

SL和提单电压w / o回避

SL和提单电压w /回避

电流流经ReRAM w / o回避

电流流经ReRAM w /回避

电力消耗ReRAM w / o回避

电力消耗ReRAM w /回避

一般来说,提单的时间常数负载取决于ReRAM设备的电阻,细胞晶体管的寄生参数,分布式线电阻,电容的提单,数组的大小。这些变化是通过仔细控制解决传感的时机(细胞阅读时间)。在实践中,这些电路的感应行为依赖于数据模式存储在存储单元阵列,因为不同的数据模式列导致各种提单的负载。提单的波形电压波动在2%以内的任何数据模式条件假定每bitline 1024细胞。

减速比表 3估计的能源消耗仅在ReRAM阵列包括激活记忆细胞和字线和位线电压摆幅。读出放大器的能源消耗主要是由于直流电流的晶体管M8 VSRC和证监会和直流电流路径时形成再保险和se信号都声称在cell-reading阶段。假定直流电流的周期是10 ns,减薄率近似能量考虑读出放大器的直流电流消耗大约84% VSRC和证监会虽然我们没有做完整的电路优化的考虑最小直流电流放大器。直流电流可以抑制电路的进一步优化和时间的信号。

 4所示。结论

我们提出一个自动避免浪费的覆盖和评估该电路的电路。因此,我们实现了约99%和97%的能源使用VSRC减速比和证监会,分别。

 确认

这项工作是支持的VLSI设计和教育中心(VDEC),东京大学与节奏公司和合作导师图形,Inc . VLSI芯片在这项研究中一直在编造VDEC的芯片制造程序,东京大学与罗姆公司和凸版印刷公司合作。这项工作也支持的科研补助金(C)(20510116, 20510116),探索性研究补助金(23651136)日本促进社会科学(jsp)和适应性与无缝技术转让项目通过目标导向的研发(AS2121327)日本科学技术振兴机构(JST)。

 川端康成 年代。 Nakura M。 山崎 年代。 涩谷 T。 井上 Y。 馆 J。 Tabuchi Y。 Tamai Y。 Yaoi Y。 石原 K。 太 Y。 日本岛 H。 Akinaga H。 福田 N。 栗原市 H。 吉田 Y。 Kokaze Y。 西冈 Y。 素 K。 中山 K。 北川 一个。 吴建 年代。 Awaya N。 CoOx-RRAM记忆细胞技术使用凹槽结构128 Kbits内存数组中 《IEEE国际记忆车间(世界地图”10) 2010年5月 首尔,韩国 1 2 2 - s2.0 - 77957923289 10.1109 / IMW.2010.5488319 陈 y S。 李 h . Y。 陈 p S。 的氧化铪ReRAM概况和未来的挑战 学报》国际会议固态设备和材料(SSDM 10) 2010年 1106年 1107年 钟 C . C。 林 H。 沈 y . M。 林 y . T。 多级遥感和程序验证方案Bi-NAND闪光的记忆 《IEEE VLSI-TSA VLSI设计国际研讨会,自动化和测试(VLSI-TSA-DAT 05) 2005年4月 267年 270年 2 - s2.0 - 33745459721 10.1109 / VDAT.2005.1500072 建筑师 Y。 岩田聪 Y。 稻叶型 T。 设计低读偏压和高速STT-MRAM读出放大器 2007年4月 IEICE 7 12