热载流子免疫的设计权衡和健壮性在LDMOS与栅极接地屏蔽

摘要

模拟和测试了栅极屏蔽结构接地LDMOS器件的变化，旨在同时解决热载波抗扰度和鲁棒性问题。通过对栅极屏蔽结构的优化配置，降低了栅极与漏极重叠处的局部电场强度，提高了热载流子的抗扰度，同时实现了栅极一侧均匀的电场分布，增强了系统的鲁棒性。通过仿真和硅数据分析了热载波抗扰度(HCI)和鲁棒性的设计权衡。

1.介绍

HCI是改善氧化硅界面质量，降低界面附近冲击电离作用的力[1]。近年来，随着各种构造，即，漏极延伸，LOCOS，STI，SOI，超结，浮置场板，和身体埋层，已全面回顾LDMOS器件[2]。场板或栅屏蔽一直是常见的降低表面电场（RESURF）技术，首先施加到VDMOS器件[3.]，然后引入到LDMOS器件[4]。几篇论文已经阐明了带有浮场板的HCI机制，将流动电流从设备表面推开[5,6]。

鲁棒性是LDMOS的承受从输出不匹配的功率或从静电放电功率的能力。LDMOS的鲁棒性可以被关联到固有地存在寄生双极NPN晶体管〔7，并建议增加身体兴奋剂以减少身体抵抗力。该装置可能因早期灯丝的形成而失效[8,9]、种植体深沟[10]，以及在排水侧的ESD植入物[11]的建议，以解决早期长丝问题的形成。这些技术修改在沟道和漂移区中的电场分布，并且对热载流子注入的效果。

热载流子注入的可靠性和耐用性已经LDMOS [中两个最重要的可靠性问题8,9,12- - - - - -14]，并前单独讨论。在本文中，HCl中，用不同的栅极接地屏蔽结构LDMOS的鲁棒性进行了分析;HCI和鲁棒性之间折中的机制被揭露。

2.设备结构和设计方面的考虑

的栅屏蔽降低了在漂移区的栅极侧的电场的峰，多于一个屏蔽在楼梯布置将导致更理想的恒定的侧向场分布。然而，更多的盾牌可能会导致更多的漏电容和更少的漏电流。屏蔽结构，如屏蔽件的数目，屏蔽件的长度，硅和屏蔽之间的氧化层厚度，被设计以获得恒定的侧向场分布，权衡鲁棒性，可靠性和性能之间的设计。该结构的复杂性依赖于器件的应用。我n general, two shields structure is better for LDMOS working at 28 V; however, for LDMOS working at 48 V or more, three shields laid out in staircase could be better.

LDMOS器件的结构如图所示1。双接地栅护罩位于漂移区上方，通过接触孔与电源连接。靠近栅极的是第一个接地栅极屏蔽体，另一个氧化层较厚的是第二个接地栅极屏蔽体，这增强了表面换热效果。这两个栅极护盾的名字缩写为Gsh1和Gsh2。原始设备尺寸如图所示1， Gsh1的长度是0。8μm，靠近poly gate的右侧;Gsh2的长度是1。3μ米，这是0.6 μ米至多晶硅栅极的右侧;GSH1和硅之间的氧化物的厚度是0.12 μm, Gsh2与硅之间的氧化物厚度为0.26μ米栅极屏蔽不覆盖所述多晶硅栅极，除了桥，其连接所述栅屏蔽和金属一个接触;的栅屏蔽电桥是相同的材料作为栅屏蔽，该金属通过一个W-沉降片基板连接[15]。触点还连接金属一和源硅化物;但是，连接栅极屏蔽体的接点不会通过栅极屏蔽体到达硅化源。

基板的电阻率为0.01-0.02 ohm∗cm，基板上的外延层厚度为5μm的电阻率为1-2 ohm∗cm。该器件的最大工作电压为32v，聚栅长度为0.4μm.漂移区长度为2.8μm，它是通过两步掺杂形成的，第一步是从磷浓度为2e12cm的poly开始²，第二步开始服用兴奋剂μm来自磷浓度为1e12cm的聚²。

在强大的本地电场，有足够的动能一些幸运的运营商打了氧化硅界面，让新界面陷阱电荷或新的离子键。导致的导通电阻，阈值电压和饱和电流退化，这是HCI的共同理解。如在图中所示2， Gsh1和Gsh2下的漂移区域被耗尽，Gsh1和Gsh2下的电流被推离界面，聚集在靠近栅极和Gsh1的界面处，此处水平和垂直电场均较强，导致HCI较差。因此，模拟了不同屏蔽结构栅附近漂移区域的碰撞电离和电场分布，以评估HCI的可靠性。

对应鲁棒性的等效电路如图所示3.通过TCAD仿真，其漏极连接到基极电容C_dbis 1.2 fF/mm at 28 V drain voltage, the base resistanceR_b是1.9欧姆∗毫米。输出不匹配产生的功率会反射到LDMOS漏极，导致漏极电压高，漂移区电场强。然后产生电子-空穴对，空穴电流可能触发寄生NPN晶体管，导致早期灯丝的形成[8,9，以及设备故障。在这个放电过程中，由于柯克效应，最高的电场出现在排水附近的漂移区[16]。为了提高耐用性和可靠性的HCl，漂移区的邻近漏极和附近的栅极必须被仔细地设计的电场。对于具有给定的击穿电压，在漏极附近的装置的栅极，反之亦然邻近更糟更好的电场分布的装置。这导致HCI可靠性和LDMOS的鲁棒性的权衡设计。接下来的部分将是TCAD模拟和栅屏蔽的结构不同的观察。

3.TCAD仿真与观测

For the HCI stress condition in this paper, the drain is biased at 32 V and the gate is biased at the voltage where the drain current is 8 mA/mm. This stress condition is used because the maximum working voltage is 32 V and the static drain current is 8 mA/mm. The electric field distribution and impact ionization at HCI stress condition are simulated with TCAD, as illustrated in Figure4。为了揭示的鲁棒性和电场分布之间的关系，装置被偏压与栅接地并且V_DS等于65v，并模拟，如图所示5。

据观察，峰值电场位于栅极和在HCI应力条件下的栅屏蔽的附近，与图电流路径相比，在浇口附近的漂移区可以是其中热载流子注入区域中。靠近漏极中的峰值电场时装置偏置，栅极接地，并且V_DSequal 65 V, the peak electric field should be low enough to ensure the robustness. To reveal more information, devices with different shield structures are simulated.

具有不同栅屏蔽长度的设备中的峰值电场和碰撞电离总结在图6。HCI应力条件下栅极附近的电场和碰撞电离随栅极长度的增加而减小，而65 V电压条件下栅极附近的电场随栅极长度的增加而增大。栅极屏蔽越长，指示器件的热载抗扰度越好，但鲁棒性差，击穿电压越低，如图所示6和表1。对于近漏极电场，栅屏蔽2的长度大于栅屏蔽1.对于在浇口附近的电场更显著，栅屏蔽1的长度大于栅屏蔽2.类似的观察可以与减小可获得更显著厚度栅屏蔽的氧化物，如在图中所示7和表1。

可以总结出具有较长屏蔽装置具有较少碰撞电离并降低门，近电场其可以resultings更好热载流子的免疫力，但在漏极附近更高的电场分布可以导致更坏的鲁棒性。这可以通过屏蔽件的较长部分改变的电场分布进行说明。由于屏蔽接地，更电场线终止于邻近漏极和少到栅极附近的漂移区中的护罩具有较长盾。更重要的是，电流路径是由栅屏蔽推深入硅，更好的热载流子的免疫力，但更少的饱和电流的结果示出在表1。类似的解释可应用到栅屏蔽和硅之间的氧化物的厚度。为了验证该模拟中，用不同的栅极接地屏蔽结构装置被植入和测试。两个较长的栅屏蔽和较薄的氧化物通过栅屏蔽提高硅的枯竭，导致更多的离子化的电荷;根据麦克斯韦方程的电荷和电场的关系，这将减少局部电场峰;然而，漏附近的电场峰值将在同一漏极电压下增加。

4.测量和讨论

图8和9示出的导通电阻，并在HCI应力条件与时间的关系漏不同栅屏蔽的结构的电流退化。The initial drain current was 8 mA/mm under drain voltage of 32 V, and on resistance was tested atV_GS等于5vV_DS= 0.1 V。

可以观察到的是，测试的数据与模拟TCAD匹配，则较强的电场的门附近，越差电阻和漏极电流的退化。据观察，具有最差上电阻劣化的装置由正漏极电流退化伴随，而另一个是具有负的漏电流降低。这可以通过在浇口附近最强冲击离子化进行说明，引起热载流子注入在所述栅极和所述漂移区之下的氧化硅界面发生。电场峰集中在邻近漂移区中的栅氧化物，可以降低的可靠性问题，例如隧道或栅氧化层击穿。隧道效应可以通过栅极泄漏电流进行检测，而栅极氧化可靠性可以通过高温栅极偏置试验进行验证（HTGB）。

数字10说明了不同栅极屏蔽结构器件的TLP结果。用0.2可以观察到该器件μm比Gsh1和Gsh2短，0。02μm厚Gsh1氧化物和0.02μm较厚的Gsh2氧化物在产生相同电流时能比其他结构承受更高的漏电压，说明放电功率更大，具有更好的鲁棒性。回过头来看仿真，屏蔽较短、氧化物较厚的器件在漏极附近的电场分布比较均匀，且峰值电场较低，这是其具有较好的鲁棒性的原因。

设备的DC数据列于表2，除E、H条件外，所有器件均有近似击穿电压，原因是这两种器件的电场分布不均匀。第二栅屏蔽的长度和氧化层厚度是影响击穿电压的重要因素。在极低的漏极电压下测试on电阻，几乎不受栅极屏蔽的影响，所以所有的器件都有一个近似的on电阻。屏蔽层将电流推入硅中，使得E、F、H条件下的饱和电流小于其他条件下的饱和电流。

可以总结出，首先，栅极屏蔽较短或硅与屏蔽之间的氧化物较厚，会导致栅极附近的电场分布较强，导致HCI的可靠性较差，且第一栅极屏蔽比第二栅极屏蔽更显著。其次，栅极屏蔽长度越短，硅与屏蔽之间的氧化物越厚，在漏极附近的电场分布越均匀，鲁棒性越好，击穿电压越高，第二栅极屏蔽比第一栅极屏蔽更显著，尤其是击穿电压。最后，在LDMOS中，HCI的可靠性和鲁棒性必须权衡，可以通过精心选择接地栅极屏蔽结构来实现。

的接地栅屏蔽的影响不同结构HCI可靠性和耐用性，通过改变在漂移区的不同区域中的电场分布。具有较长屏蔽，或较薄的氧化物，从漏极更电场线终止于屏蔽，降低栅极，这是良好的HCI可靠性，但不利于耐用性附近的电场。在另一情况下，更短的屏蔽或更厚的氧化使更多的电场线终止于栅极或源，增加栅极，这是不好的HCI可靠性，但对于良好的鲁棒性附近的电场。

实际上，栅屏蔽的结构会改变邻近硅界面的耗尽，从而改变局部电场，根据电荷和麦克斯韦方程的电场的关系。正如在前面的段落中所讨论的，邻近栅极增强的电场峰值会导致更差的HCl，而近漏极电场峰值增加会导致更差的鲁棒性。在漏输出不匹配的状况或漏极静电放电，功率反射到漏极，从而增加在靠近漏极的电场，结果在电子 - 空穴对的产生;空穴电流增加了的电压降R_b，这可能会触发NPN晶体管的开启。这就是ESD的过程，与排液输出不匹配。通过配置栅极屏蔽，优化了漏极附近的电场峰值，提高了击穿电压，从而在NPN晶体管开启前释放更多的功率，具有更好的鲁棒性。

5.结论

本文分析了LDMOS系统中人机交互和ESD鲁棒性的权衡问题。漏极附近电场分布均匀，具有较好的鲁棒性和击穿电压，而栅极附近电场分布均匀，可以获得较好的HCI可靠性。通过对接地门结构的精心选择，可以获得最佳的HCI和鲁棒性权衡。同时，漂移区电场分布越均匀，柯克效应越容易释放，器件在高电压下饱和，线性度越好。

数据可用性

文章中所提供的实验结果在系统集成和纳米技术的苏州研究院的IC设计部门与纳米仿生，中国中科院2018获得。

的利益冲突

作者宣称，他们有这方面的论文发表没有利益冲突。

致谢

这项工作是由中国国家重点研究发展计划（批准号：2016YFE0129400），青年创新促进会CAS（格兰特No.2016290），中国（批准号：JCKY2017210B006）的国防基础科研计划，并支持中国社科院的科学战略重点研究发展计划（批准号：XDC02010800）。

参考

1. D. C. Burdeaux和W. R.汉堡，第5A.2.1-5A.2.9，2011“RF功率LDMOS FET的，本征的可靠性”。视图:出版商的网站|谷歌学术
2. S. Y.刘，W.太阳，Q. Qian等人，“关于横向DMOS晶体管的热载流子引起的退化的综述，”IEEE设备和材料可靠性汇刊卷。18，没有。2，第298-312，2018。视图:出版商的网站|谷歌学术
3. O.石川和H.江崎，“在900MHz的高功率高增益VD-MOSFET操作，”IEEE电子设备汇刊卷。34，没有。5，第1157-1162，1987。视图:出版商的网站|谷歌学术
4. 吴志荣，“应用于2ghz射频功率放大器之高效能矽基LDMOS技术”，国立中央大学资讯工程学研究所硕士论文，1996。视图:出版商的网站|谷歌学术
5. 刘世荣，任世荣，方，等，“多浮动多极栅场板横向DMOS晶体管的热载流子诱导退化与优化”IEEE电子设备汇刊卷。64，没有。8，第3275-3281，2017。视图:出版商的网站|谷歌学术
6. 刘少云，李少林，李志志等，“带有部分电阻注入漂移区域的侧向DMOS以减轻热载流子效应，”IEEE设备和材料可靠性汇刊卷。17，没有。4，第780-784，2017。视图:出版商的网站|谷歌学术
7. S. J. C. H. Theeuwen和J. H.库雷希，“LDMOS技术RF功率放大器，”IEEE微波理论与技术汇刊，第60卷，no。6，第1755-1763页，2012。视图:出版商的网站|谷歌学术
8. M. Shrivastava和H. Gossner，“关于漏极延伸MOS器件的ESD鲁棒性的综述，”IEEE设备和材料可靠性汇刊，第12卷，no。4, pp. 615-625, 2012。视图:出版商的网站|谷歌学术
9. A. J.沃克，H. Puchner和S. P.达拉杰，“高压CMOS ESD和安全作业区”IEEE电子设备汇刊卷。56，没有。8，第1753至1760年，2009年。视图:出版商的网站|谷歌学术
10. 五，Parthasarathy，五凯姆卡，R.朱J.惠特菲尔德，A百色和R.井田，“双RESURF LDMOS与排水工程型材，以提高ESD稳健性，”IEEE电子设备通信卷。23，没有。4，第212-214，2002。视图:出版商的网站|谷歌学术
11. M. Shrivastava，H. Gossner，和C.拉斯，“与ESD应力下扩频长丝的漏极扩展MOS器件”IEEE电子设备通信卷。33，没有。9，第1294至1296年，2012。视图:出版商的网站|谷歌学术
12. js。袁丽江，“热电子效应对LDMOS器件和电路性能的影响”，IEEE电子设备汇刊卷。55，没有。6，第1519至1523年，2008年。视图:出版商的网站|谷歌学术
13. 徐世荣，徐培福，温建杰，刘玉英，林福林，任正荣，“具有极低寄生反馈电容及高热载流子免疫特性之射频LDMOS”，中华民国国际电子器件会议1999技术摘要（猫。No.99CH36318），第201-204，1999。视图:出版商的网站|谷歌学术
14. A.麦，H.立德和R.佐尔格，“上RF-LDMOS晶体管的性能和可靠性漂移区轮廓的影响，”在第21届功率半导体器件与集成电路国际研讨会， 2009年第100-103页。视图:出版商的网站|谷歌学术
15. 十，许，H.宇，黄J.等人，“一种新型的W-下沉射频LDMOS的设计，”凝聚态物理学的进展， 2015年卷，2015年第1-5页。视图:出版商的网站|谷歌学术
16. C. T.柯克，“在高电流密度晶体管截止频率（ft）的衰减的理论”IEEE电子设备汇刊，第9卷第1期2，页164-174,1962。视图:谷歌学术

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