基于缓冲延迟模型的触发脉冲发生器及其应用

摘要

本文提出了一种能够包含皮秒级缓冲延迟的电路。为了深入研究我们提出的电路，我们还利用FinFET和CNFET等新兴技术探索了我们提出的电路。这些技术之间的比较是根据不同的参数，如合并延迟的持续时间(脉冲宽度)及其随电源电压的变化。此外，本文还提出了一种以缓冲延迟电路为基本元件的触发脉冲发生器。所提出的触发脉冲发生器的参数化结果符合不同的应用要求。本文还介绍了这些应用。提出的触发脉冲发生器需要非常低的电源电压(700 mV)，并证明了它的有效性，在可调谐的脉冲宽度所产生的脉冲。利用Verilog对电路进行了建模，并利用SPICE对仿真结果进行了广泛的验证。

1.介绍

在目前的电子学世界中，某些应用需要提供精确延迟以提供同步的电路[1］.当信号通过延迟电路传播时，保持信号强度和存储在信号中的信息也很重要[2］.随着新技术的出现，诸如传播延迟和增量延迟等延迟被缩小到皮秒量级[3.］.因此，需要一个精确的缓冲延迟集成电路来满足这些要求。鉴于缓冲延迟电路的重要性，本文提出了一种精确的缓冲延迟电路，该电路能够在不降低信号强度的情况下引入皮秒级(脉冲持续时间)的延迟。因此，所提出的缓冲延迟电路可以提供非常精确的测量和可接受的输出信号强度的同步。

为了深入分析所提出的电路，我们还利用finfet和cnfet等新兴技术实现了所提出的电路。比较了采用不同技术实现该电路时所采用的延迟时间(最小脉冲持续时间)。此外，本文还对所提出的缓冲延迟电路电路电平模型进行了变异性分析。

在产生触发脉冲的传统方法中，我们通常使用RC电路，其输出波形受时间常数的影响[4］.数字1给出了RC触发电路时间常数的影响。用于产生如图所示的触发脉冲1(c)，对于RC电路，我们需要非常小的时间常数，这是一个具有挑战性的任务。这些传统的触发脉冲发生器在纳米电路中也非常笨重[5］.因此，本文还提出了一种利用所提出的缓冲延迟电路作为基本单元的触发脉冲发生器电路。此外，本文还介绍了该触发脉冲发生器在不同应用场合的具体参数。

本文的其余部分组织如下。部分2显示了所提出的缓冲延迟电路的电路级模型。本节对采用不同技术实现的电路进行了比较研究3.．部分4给出了所提出的触发脉冲发生器的电路电平模型。仿真结果和讨论将在本节中提到5．本节给出了所提出的触发脉冲发生器的应用6．最后，在本节作结束语7．

2.提议的缓冲延迟电路

缓冲延迟电路是将一个信号作为输入并引入一个时差(延迟)的电子元件的排列。此外，它最小化上升时间和下降时间的影响，从而导致引入延迟的缓冲信号作为输出信号。这些电路所引起的延迟时间从几微秒到几百毫秒不等。所提出的缓冲延迟电路的电路电平模型如图所示2．从电路中可以看出，MOS晶体管是按推挽拓扑连接的。MOS晶体管(MP1-MP3和MN1-MN3)和(MP4-MP6和MN4-MN6)的连接方式使第一对连接的输出为下一个网络提供输入。

对于提出的基于MOSFET的缓冲延迟电路，如果逻辑状态“1”输入到由晶体管MN1/MP1组成的逆变器中，则高逻辑开启晶体管MN1，因此节点2连接到逻辑状态“0”(GND)(见图)2）.节点2的逻辑“0”打开晶体管的MP4，节点4保持逻辑状态“1”．这进一步打开了晶体管MN2和MN3。现在，节点2和节点3通过MN2连接到逻辑状态“0”(GND)。由于节点3直接与由MN5/MP5组成的逆变器相连，因此提供节点3的倒逻辑，即图中所示电路输出端(OUT)的逻辑“1”2．类似地，对于输入端(IN)逻辑状态“0”，它打开连接逻辑“1”的晶体管MP1。节点1。节点1的高逻辑打开连接节点5和逻辑状态“0”的晶体管MN4。节点5的低逻辑打开晶体管MP2并连接节点1和节点3。由于节点3直接连接到由晶体管MN5/MP5组成的逆变器的输入端，因此提供节点3的倒逻辑，即图中所示电路输出端(OUT)的逻辑“0”2．因此，输出逻辑状态/信号，与输入状态/信号相同，在提出的电路的输出实现。同时，在输入和输出信号之间存在一定的延迟。所提出的延迟电路所引入的延迟是信号在从一个节点传播到另一个节点时所占用的时间(延迟)的结果，如上所述。

级联逆变器的安排是纳入在提议的设计，以引入延迟的信号。一对级联逆变器可以作为延迟元件工作，并包含等于两个逆变器传播延迟的延迟。逆变器所包含的传播延迟取决于负载电容的充放电。但是，通过计算NMOS和PMOS晶体管饱和电流的平均值，得到近似表达式为[6］ 作为和时，用上式确定传播延迟(), 在哪里和为传播信号从高到低和从低到高的传输延迟。方程(2)表示级联逆变器的传播延迟表达式。在本设计中，由MN1/MP1和MN5/MP5组成的逆变器级联。逆变器MN5/MP5输入端提供的输入通过如图所示的推挽布置传播2．根据要求，节点3连接到任意一个高逻辑状态“1”通过晶体管MP1/MP2或低逻辑“0”(GND)通过晶体管MN1/MN2。最后逆变器MN1/MP1(节点3)的输出与逆变器MN5/MP5级联。同时，通过所提出的延迟电路的级联网络结构，输入信号在传播过程中所实现的延迟就是输出节点得到的信号所引入的期望延迟。在进行突然过渡时((逻辑状态“1”)到GND(逻辑状态“0”))，效果上升时间和下降时间可以表示为 在哪里分别表示输入信号从高到低、从低到高逻辑状态转换时的实际传播延迟。同样的,分别表示所提电路从高逻辑状态过渡到低逻辑状态或从低逻辑状态过渡到高逻辑状态时的传播延迟。使用(2)和(3.），(从10%的90%的),(从90%的10%的)可以表示为[6］ 的影响在建议的电路中最小化为痕迹同时信号通过晶体管连接网络的推挽结构传播。此外，在电路中还使用了MP3/MN3和MP6/MN6晶体管(见图)2)，分别将节点1连接到节点2，节点4连接到节点5，以减小通过在两个节点同步信号来产生效果。

因此，该拓扑提供了相互依赖的网络来产生输出，同时也负责维持不同晶体管的固定偏置点。由于偏置点不随过程而改变，因此晶体管的偏置点失配的可能性更小，这也增加了所提出的设计所产生的输出的稳定性。因此，该电路具有鲁棒性，不受外部干扰的影响[7］.Section中对不同技术的可变性分析也显示了这一点5．

3.基于新兴技术的电路实现

为了深入分析所提出的缓冲延迟电路MOS电路电平模型，我们利用FinFET和CNFET等新兴技术实现了所提出的电路。随着技术的发展，这些器件已被证明是有希望的候选人，以提高性能的技术缩放电路[8］.本节还展示了使用这些技术的电路级模型的比较研究。

3．1.FinFET的基本结构及其特性

FinFET是一种新兴技术，被证明是替代现有CMOS技术的一个值得选择的候选者[9］.FinFET的基本结构如图所示3.．电路电平模型如图所示2是通过finfet实现的，如图4．

与单栅极结构相比，双栅极结构能够提供改进的栅极控制，从而提高器件性能[10］.FinFET是一种尖端技术，有效地消除了短通道效应的问题[11］.因此，我们采用这种技术来实现所提出的缓冲延迟电路。为了观察这种技术对所提出的电路电平模型的特性的影响，我们对脉冲宽度及其随电源电压的变化进行了比较。因此，本节演示了一种基于FinFET的缓冲延迟电路，以检验技术变化对所提出的缓冲延迟电路特性的影响。

从图4，可以观察到MOS晶体管已被finfet取代，同时保持所有其他连接不变。因此，本电路的FinFET实现具有FinFET技术的附加特性。作为输入的阶跃信号的基于FinFET的缓冲延迟电路的输出波形如图所示4(图7）.

3．2.CNFET结构及其特性

我们需要一些有前途的设备，可以取代传统的CMOS，因为CMOS正在达到其规模极限。随着基于碳纳米管(CNT)的场效应晶体管(CNFET)技术的出现，人们希望将拟议的电路与这种新技术集成，因为它可以提供额外的优势[9］.CNFET是很有前途的候选者之一，它已经证明了其在速度和功率方面的价值，与MOS晶体管在纳米尺度[12］.技术的扩展并不影响电路对PVT(过程、电压和温度)变化的鲁棒性。CNFET的基本结构如图所示5．CNFET显示了更高的器件性能，即使在器件非理想的情况下[13，14］.使用cnfet实现的电路电平模型如图所示6及其对应的缓冲延迟电路输出波形见本节4(图7）.

3．3.不同技术缓冲延迟电路的比较研究

除了提出的基于MOS的缓冲延迟电路，本文还通过与这些新兴器件实现所提出的电路，对不同的技术进行了比较研究。采用mosfet、finfet和cnfet实现的缓冲延迟电路的输出波形如图所示4(图7）.输出波形表明，所提出的电路级模型可以获得具有皮秒级延迟的缓冲信号。通过为输入信号提供可变的上升时间和下降时间，本文分析了所提出的缓冲延迟电路提供缓冲输出波形的能力。使用SPICE模拟器测量上升时间(其值的10%到90%)和下降时间(其值的90%到10%)显示上升边和下降边减少了99%(在CNFET实现的情况下)。例如，对于一个上升时间和下降时间为1 nm的信号，从提出的缓冲电路获得的输出波形只有0.01 ns上升时间和下降时间。这些结果证明了该电路使用的术语缓冲信号。缓冲信号的上升时间和下降时间可以达到≈10 ps和12.3 ps(在CNFET实现的情况下)。因此，所提出的缓冲延迟电路的输出是输入波形的延迟版本，这在最小化输入信号的上升时间和下降时间的影响方面也具有优势。比较了不同技术设备之间可以引入的最小延迟，以及在不同技术设备实现时，相对于电源电压变化的可变性。这些结果也已制成表格(表1)和相应的图(图11和12)已在下一节中显示。

4.触发脉冲发生器

在本节中，我们扩展了本节中提到的工作2利用基本的缓冲延迟电路作为触发脉冲发生器。由于许多电子电路如555定时器电路和可控硅点火电路需要触发脉冲来启动它们的操作[15，16，这就需要在700 mV这样的低电源电压下对脉冲宽度进行非常精确的控制来触发脉冲的产生[17］.由于这些要求，本工作还提出了使用本节中提出的缓冲延迟电路的触发脉冲发生器电路2，使用一个额外的异或电路。

利用所提出的缓冲延迟电路模型开发所提出的触发脉冲发生器的基本概念如图所示8．类似的理论也被用来产生触发脉冲，使用所提出的缓冲延迟模型和异或电路(见图)9）.从图8,它可以观察到,输入脉冲通过拟议中的缓冲延迟电路获取输入波形的延迟版本,并突然从低到高,高到低,也就是说,与最小输入信号的上升时间和下降时间的影响。实际信号及其缓冲延迟版本是xord提供脉冲触发脉冲(见图)8）.由于我们提出的缓冲延迟电路能够提供皮秒级的延迟，我们提出的触发脉冲发生器也能够产生皮秒级脉冲宽度的触发脉冲。

数字9显示了所提出的触发脉冲发生器的框图，该发生器能够产生皮秒量级的触发脉冲(脉冲宽度)，且输入信号的上升时间和下降时间的影响可以忽略不计。

在这里，我们使用了两个缓冲延迟电路(DB1和DB2)，以便异或电路的两个输入不受输入信号(时钟信号)的上升时间和下降时间延迟的影响。首先将传统时钟的输入信号提供给DB1，然后DB1的缓冲输出(IN1)作为DB2的输入，产生相对于输出IN1的缓冲延迟输出波形(IN2)。现在，IN1和IN2都是缓冲波形，它们之间的差异只有几皮秒。这些波形(IN1和IN2)之间的精确延迟可以通过xor得到触发脉冲。数字10显示了XORing从两个不同的缓冲延迟电路获得的输出后获得的触发脉冲。两个缓冲脉冲之间的相对时间差可以改变，以得到所需脉冲持续时间的触发脉冲。这种变化范围从几微秒到几毫秒。所产生的脉冲宽度的可调谐性证明了所提电路的有效性。因此，所提出的缓冲延迟电路能够产生精确脉冲持续时间的触发脉冲，该脉冲持续时间也可以通过调节两个xord信号之间的相对延迟来根据要求改变。

5.模拟结果与讨论

利用SPICE模拟器对所提出的缓冲延迟电路进行了建模，并得到了广泛的验证。我们利用了16纳米技术节点(PTM)，由亚利桑那州立大学(ASU)的纳米尺度集成与建模(NIMO)小组开发[18]以证实提出的基于MOS和FinFET的设计)。采用实验验证的斯坦福大学32 nm CNFET模型模拟了基于CNFET的缓冲延迟电路设计[12，可以缩小到10 nm通道长度和4 nm通道宽度。这项工作展示了不同技术之间的比较研究，以找出最合适的设备，可以用来建模所提出的缓冲延迟电路，能够引入最小的延迟。数字11显示了采用不同技术的缓冲延迟电路所引入的延迟(脉宽)的变化及其随电源电压的变化。不同电源电压下这些比较的相应值也显示在表中1．从图中可以看出11所提出的缓冲延迟电路的CNFET实现能够在700 mV的额定电源下包含皮秒级的最小和高度精确的延迟(两个脉冲之间的延迟为88.6 ps)。此外，本文还研究了所提出的缓冲延迟模型，即引入的延迟对电源电压变化的可变性。设备参数如通道长度()，门宽()，通道掺杂浓度()、氧化物厚度()、阈值电压()、载波移动性()及电源电压()，变化高达10%，已实现。采用MOSFET、FinFET和CNFET实现的1000个样品进行了蒙特卡罗模拟，以获得更高的精度。不同技术引入的延迟对电源电压的变异性已列于表中1图中也给出了相应的图12．利用mosfet、finfet和cnfet分别实现的缓冲延迟电路在0.7 V和0.7 V下进行5000次蒙特卡罗模拟，所引入的延迟分布图= 27°C如图所示13，14,15．从图中可以看出12基于CNFET的设计在引入的延迟与电源电压变化之间表现出最小的变化，而MOS电路的实现则表现出更多的变化。因此，可以通过改变技术来提高所提出的缓冲延迟电路的性能。仿真结果表明，与基于MOS和FinFET的设计相比，基于CNFET的缓冲延迟电路能够包含更精确的延迟，而且不受电源电压变化的影响。由于成本的增加和开发这些器件的先进技术要求，使用MOS晶体管代替cnfet或finfet更加有利，我们可以利用MOS晶体管来实现所提出的缓冲延迟电路，如果延迟(脉宽)的范围是163.2 ps，标称电压为700 mV。另外，我们可以使用cnfet来满足更精确的要求。

6.提出的触发电路应用

所提出的触发脉冲发生器电路可应用于需要非常短持续时间的触发脉冲的电路中。产生这种超薄脉冲的传统方法包括步进恢复二极管(SRD)、非线性传输线(NLTL)和使用非常小的时间常数的RC电路[19，20.］.与这些传统方法相比，所提出的缓冲延迟电路能够在ns范围内考虑延迟，效率更高[21］.SRD触发脉冲发生器是经济的，但通常需要几伏的输入驱动电平，并有相当高的随机抖动水平，导致在PVT波动下的不希望的变化[22］.如本节所述1，触发脉冲也可以使用RC电路使用非常小的时间常数产生。但是这种传统的方法并没有那么有效，而且需要一个大的电路安排，这在当前的技术趋势中是不可行的[5］.

因此，本文所提出的触发脉冲发生器电路克服了现有触发脉冲发生器机制的几个缺点，并且由于产生的输出脉冲在皮秒量级，因此可以应用于微波脉冲发生器。此外，缓冲电路产生更好的波形，降低了上升和下降时间，消除了开关时的一个主要延迟源。当通过不同的缓冲延迟电路时，这种精炼的波形提供了突然切换，从而最大限度地减少了上升时间和下降时间的影响。这两种不同的缓冲波形具有不同的周期，间隔时间间隔很小，可以通过xord得到触发脉冲。因此，这些脉冲实际上是所提出的缓冲延迟模型的输出波形中的延迟(脉冲持续时间的度量)。触发脉冲的分辨率取决于所提出的缓冲延迟电路所包含的延迟的精度。本节给出了仿真结果5表明，对于非常高和精确的触发脉冲的产生，我们可以使用cnfet实现我们提出的电路。所提出的触发脉冲发生器的不同应用具体参数如表所示2．基于这些参数，提出的触发脉冲发生器可以作为可控硅(可控硅)的点火电路。这种微波脉冲还可以应用于军事通信应用、热声成像应用和低功率微波收发器集成电路[23，24］.

7.结论

本文提出了一种高效、紧凑的缓冲延迟电路设计，该电路能够包含皮秒级的延迟(在700mv供电电压下为88.6 ps)。所提出的缓冲延迟电路也使用不同的技术如FinFET和CNFET来实现，以查看由于这些新兴技术的影响，所提出的电路所包含的延迟的变化。仿真结果表明，与基于MOS和FinFET的设计相比，基于CNFET的缓冲延迟电路能够包含更精确的延迟，而且不受电源电压变化的影响。此外，本文还提出了一个触发脉冲发生器使用所提出的缓冲延迟电路和附加的异或电路。克服了传统触发脉冲产生方法的缺点，我们提出的设计还能够产生高精度的触发脉冲，并灵活地控制脉冲持续时间(延迟)，可以通过在两个xord信号之间提供额外的延迟来控制。通过产生皮秒级的触发脉冲，证明了该触发脉冲发生器的有效性。推挽式安排避免了严重的不匹配问题，从而最大限度地减少了由于工艺变化造成的影响。提出的脉冲发生器可以用于触发不同的电路，这些电路的要求与本文的结果相匹配。

利益冲突

作者声明本文的发表不存在利益冲突。

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