与Si工艺兼容的直接带隙Ge实现方法的有限元应力模型

摘要

作为间接带隙半导体，锗（Ge）可以通过一些特定的改性方法中，应力，和合金化效应转换成直接带隙半导体。直接带隙改性的Ge半导体具有高的载流子迁移率和辐射复合效率可以应用于光电器件，它可以显着地提高发光效率，并且它们也具有在实现单片光电子集成（MOEI）的潜在应用的优点，并成为在材料领域的研究热点。中的Ge的带隙型的转换的各种实施方案，相关的方法，这些方法与Si工艺相容是最有前途的。它是蚀刻周围的Si基板上在Ge外延层和硅锗通过选择填充引入双轴拉伸应力这样的方法。然而，该外延层，Ge组成，并在应变分布和强度Ge台面区域宽度的宽度的影响尚不清楚。因此，选择性外延诱导的直接带隙的Ge方案的有限元应力模型被建立，以获得Si的材料的物理和几何参数_1−x通用电气_x增长地区。有限元模拟结果表明，当Si_1−x通用电气_x外延层宽度为150 ~ 250 nm, Ge组分为0.3 ~ 0.5，宽度为20 ~ 40 nm的Ge台面可在深度为0 ~ 6 nm处直接转变为带隙半导体。理论结果可为后续相关流程的实现提供重要的理论依据。

1.介绍

Ge是一种间接带隙半导体。室温下其直接带隙仅比间接带隙大0.14 eV。在一定的改性条件下，锗可以转化为直接带隙材料。“修正”是指Ge布里渊带中心的导带谷，通过一些具体的方法和技术，布里渊带边界方向[111]的导带谷相对于价带顶部逐渐减小[1］．还要求Ge布里渊带中心的导带谷的衰减速率要高于[111]方向。因此，在一定条件下，锗可以转化为准直接或直接带隙材料。改性锗具有能级分裂、有效质量降低、高载流子迁移率和辐射复合效率等优点，在光电子器件和MOEI器件中具有巨大的应用潜力。

数字1显示MOEI所需的各种组件，如电子器件、LED器件和探测器。光电互连的实现需要在单个芯片上同时集成光电器件[2- - - - - -4］．然而，目前对高效发光器件材料的研究还很有限。主要原因是III-V材料成本高，在材料制备和器件制造方面应用范围小，而被广泛研究的IV半导体都是间接带隙材料[5]，因此有必要寻找一种适合用作硅基光源的半导体材料。近年来，改性锗材料已成为光电集成领域的研究热点。一方面，改性Ge具有优良的空穴迁移率，可用于高速半导体电子器件[6］．在另一方面，改性的Ge具有准直接带隙结构，其可以通过能带工程的装置和其他装置实现的直接带隙的发光，因此可以适用于发光器件，如激光器和发光二极管[7- - - - - -16.］．最重要的是，Ge和Si都属于IV类材料，在工艺和生产成本上都有明显的优势。

尽管改性Ge的应用前景广阔，但其制备仍面临诸多困难[17.］．由于质量在很大程度上受结晶的情况下，结构缺陷，位错，和组件，改性的Ge的制备方法已成为焦点在该材料的基础研究中的一个。目前，在文献中提及的改性葛制备方法主要包括拉伸应变诱导戈直接带隙技术和GeSn合金化引起的直接带隙技术[18.］．基于应变张量和变形势理论，研究了锗能带隙转换的物理机制，揭示了锗从间接能带隙半导体向直接能带隙半导体转变的规律[19.，20.］．结果表明:(1)当Ge材料的(001)双轴拉应力约为2.4 Gpa时，可以实现相变。数据2和3.分别给出了(001)双轴拉伸应力作用下Ge导电能级和应变的变化规律。在(101)和(111)双轴应力下，不能实现Ge带隙类型的转变。(2)对于单轴应力，Ge半导体仅在(001)平面单轴0°-[100]晶向拉应力下才能转化为直接带隙半导体，所需应力约为4.8 GPa [21.］．(3)在Sn合金化方案中，当Sn组分在Ge中溶解约8%时，Ge变为直接带隙[22.，23.］．

目前，GeSn合金的直接带隙技术在锗的Sn的低固溶度（约1％），严重的表面偏析，并不相容与Si工艺的问题，拉伸应变诱导直接带隙葛技术有困难的过程实现，许多晶体缺陷，品质差的缺陷，等等[24.］．为此，本文采用了一种与Si工艺兼容的直接带隙Ge实现方法——在Si衬底上Ge外延层周围刻蚀和选择性填充Si_1−x通用电气_x适当引入双轴拉应力，实现Ge带隙类型的转换[25.］．该方法的结构如图所示4,在那里d，T,l对应葛台地区域宽度，Si_1−x通用电气_x应力源厚度和相邻台面之间的距离。该方案与Si工艺相兼容，且相对容易实现，具有作为MOEI源材料的前景。

基于线弹性材料的理论模型和COMSOL有限元分析软件，选取Si，建立了有限元应力模型_1−x通用电气_x在Si衬底上在Ge外延层区域，以实现此方法。有限元的物理模型中，Si的材料的物理和几何参数的基础_1−x通用电气_x这为“与Si工艺兼容的直接带隙锗实现方法”的制备过程提供了重要的理论依据。

2.有限元仿真模型

有限元法（FEM）被用来分析由半导体材料的晶格常数失配的应变的结果。不同的虚拟的热膨胀系数通常是设定为模拟引起的晶格失配的材料的应力或应变的分布[15.］．在模拟中，假设材料的性质是各向同性的，此时热膨胀引起的应变效应与晶格常数失配引起的应变效应非常相似[26.，27.］．因此，在有限元模拟过程中，可以通过设置不同的材料热膨胀系数来模拟非均匀材料之间晶格失配引起的应变。

仿真分析前的选择性外延修改通用电气计划,本节首先使用通道应变诱导选择性外延的Si PMOS源和排水为参考对象来验证COMSOL有限元疲劳分析软件的正确性和热膨胀应力仿真方法。

基于上述热膨胀应力计算的模拟原理，对硅PMOS源漏选择性外延进行了通道应变模拟。材料因温度变化而产生的膨胀/收缩与实际器件中晶格常数不匹配引起的应变相同，即ΔT·C=f,ΔT是材料的温度变化，C热膨胀系数是否人为设置，和f为非均相材料之间的晶格失配率。对于硅衬底上的外延SiGe层，研究了晶格失配率f可以从下面的公式获得： 其中减去表示所述Si材料受到压缩应变。

在模拟过程中采用了加热的方法。假设温度上升1000°C，即硅的虚热膨胀系数_0.5通用电气_0.5我s 2.09 × 10⁻⁵/ K。COMSOL模拟所需的关键材料参数如表所示1，通过线性插值得到了SiGe材料的杨氏模量和泊松比。几何参数如下:通道长度为50 nm，源漏区深度为20 nm，源漏区长度为200 nm。

在可视化结果之后ε_xx和ε_zz通道区域的应变分布如图所示5．仔细观察下图5表明，分布和应变由COMSOL软件模拟的大小是在具有指示基于虚拟热膨胀研究应变分布的方法是正确的，可行的[通过杨荣文和Sun获得的结果是一致的28.］．

在验证了COMSOL有限元分析软件和热膨胀应力模拟方法的正确性后，我们对选择性外延诱导的直接带隙Ge方案进行了建模。首先介绍了该方案的实现原理。其制备工艺如图所示6．

数字7显示了选择外延诱导的直接带隙Ge方案的局部三维结构和剖面，其中l为外延层的宽度，该宽度等于相邻台面之间的距离。因为锗的晶格常数比硅的晶格常数大_1−x通用电气_x，利用晶格失配引起的应力原理生长硅_1−x通用电气_x并在Ge半导体的中心区域引入双轴拉伸应力。

根据上述结构图，基于COMSOL仿真软件建立了选择性外延诱导的直接带隙Ge的仿真模型。因为X方向是相同的，在Y为获得更精确的仿真结果，本节建立了二维仿真模型[21.］．建模过程如下:(1)分析问题，确定仿真模型;(2)建立几何模型;(3)设置材料属性;(4)设定边界条件;(5)啮合;(6)求解并设置求解参数;(7)结果的后处理和可视化。

首先，通过模型向导，建立了空间维度、物理场和研究类型等建模选项。在模块中选择固体力学。然后，建立相应的几何模型，设置相应区域的材料类型和物理参数。在此过程中，可以调用半导体材料库中常用的Si和Ge材料模型，包括基本材料参数、Shockley-Read-Hall复合材料模型、带隙模型等重要模型。

本文基于热膨胀法研究了材料的应变分布，因此选择了固体力学模块中线弹性材料的热膨胀模型。接下来最重要的步骤是设定温度负荷和边界条件:在热膨胀模型中加入预先设定的温度负荷;随后，为了模拟真实的物理条件，将基底底部的所有节点设置为二维方向上的固定约束，其他边界均为自由边界。然后，对选择性外延诱导的直接带隙Ge模型进行了网格划分。由于Ge台区域是观测的关键区域，因此Ge台区域的网格划分比较密集，网格划分效果如图所示8．最后，选择计算类型进行运算;计算结果完成后，需要设置数据类型进行图像和绘图处理。

两者的Ge在SiGe和SiGe外延层的参数的组合物将影响台面的应变分布和大小;因此，在Ge台面应变仿真参数的变化的影响是通过在应变情况研究X方向。

3.结果与讨论

3．1.外延层宽度对应变的影响

参考Si PMOS沟道应变中源极和漏极区域的高度，将Ge阶跃宽度设置为20 nm，取Ge成分为0.5，通过改变外延层的宽度来分析应变情况。外延层的宽度由40 nm变为200 nm, Ge台面5 nm处的应变值如图红色曲线所示9．从图中可以看出，当SiGe外延层宽度小于100 nm时，应变随其宽度的增加呈线性增加。而当外延层的宽度为140 ~ 160 nm时，应变随宽度的增大变化不大，并逐渐趋于稳定;也就是说，拉伸应变不再随外延层宽度的增加而变化。

将Ge阶跃宽度分别设置为25 nm、30 nm、35 nm和40 nm，可以获得稳定应变的外延层尺寸。并通过一系列模拟实验，确定应变稳定值下外延层宽度与Ge步长宽度的关系，如图所示10.．可以发现它们之间存在线性关系。拟合公式为y= 5.1x+ 52 (x是步长，y为外延层的宽度，单位为纳米)。

３．２．锗成分对菌株的影响

理论分析表明，随着锗成分的减少，锗阶内的应力增大。这是由于随着Ge成分的减少，外延层的晶格常数减小，Ge和SiGe外延层的晶格常数差变大，引入的拉伸应变变大。在保持Ge步长和外延层宽度参数不变的情况下，SiGe外延层中的Ge分量从0.2增加到0.5，且Ge分量与外延层的关系也由0.2增加到0.5X-方向应变可以得到[29.］．表格2显示了硅的材料参数_1−x通用电气_x不同锗组分下的外延层。采用线性插值法计算杨氏模量和泊松比，利用晶格失配率计算虚拟热膨胀系数。

Ge步长固定在20 nm, Ge分量分别为0.2、0.3、0.4和0.5。由上一节的分析可知，当Ge步长宽度为20 nm时，当SiGe外延层宽度约为150 nm时，应变值达到最大值。因此，在模拟中，SiGe外延层的宽度设置为150 nm。得到的仿真结果如图所示11.．四幅图像中的应变分布基本相同，只是应变的大小有所不同。

数字12.示出的水平分布ε_xx在距台面表面5纳米的深度处。可以看出，当Ge组分为0.3时，Ge材料在5 nm深度处的应变均达到1.7%以上，可以实现间接带隙向直接带隙的转变。但当Ge分量继续增加，如0.4时，只有台面边界附近的部分应变超过1.7%。

数字13.显示了不同组分下Ge中心区域的应变为1.7%的深度。例如,当x= 0.3时，所有中心区域满足带隙跃迁要求的深度为5.775 nm。由图和上面的分析可以看出，Ge分量对台区应变的影响很大，降低Ge分量可以大大增加应变。但如果Ge组分过小，则SiGe外延层与Ge材料之间的晶格失配过大，不利于制备高质量的SiGe外延层。因此，Ge分量被选择为0.3-0.5。在此范围内，Ge材料不仅可以获得足够的应变，而且SiGe薄膜的质量也相对较好，这有利于制备改性Ge器件。

３．３．锗阶跃厚度对应变的影响

Ge分量为0.5，外延层宽度为l= 150 nm，步长和步宽为20 nm。分别以10、20、30和40 nm的锗阶跃厚度为例，模拟了锗层厚度对锗材料应变张量的影响。仿真结果如图所示14.．

模拟结果表明，改变Ge台阶厚度对其应变分布和大小影响不大，可以忽略不计。

3.4。结论的验证

通过以上分析，研究了外延层宽度和硅中Ge成分的影响_1−x通用电气_x外延层上的应变大小和分布可以得到锗阶跃。然后,选择性epitaxy-induced直接带隙的最终优化方案提出了通用电气:通用电气步长20 - 40 nm,锗硅外延层宽度是150∼250海里,在外延层和通用电气组件是0.3 - -0.5,可以实现直接带隙通用电气材料在台面的表面区域。在本文中，Ge阶跃宽度为20 nm，厚度为10 nm, SiGe外延层宽度为210 nm, Ge组分为0.3。采用热膨胀模拟模型模拟了Ge台阶的应变分布。数字15.等高线地图是什么ε_xx和ε_zz在葛台地地区

从图中16.，可以看出应力在步骤中的分布趋势。平台两侧SiGe外延层附近的应力较大，而平台中心附近的应力较小，水平方向的应变更均匀。在垂直方向上，应变随距离台面距离的增大而迅速减小。数字16.更直观地显示出这一规律，在X= 0纳米,ε_xx接近3%，什么时候呢X=−10 nm时，应变小于1%。在中心，其拉伸应变超过1.7%的深度接近6nm。

因为内部菌株在通用步骤是不同的和表面的菌株产生的步骤及其附近高于其他地区,这些仿真结果充分证明了通用电气的直接带隙的过渡材料可以实现在一些地区一步优化模型的参数。

4.结论

本文围绕“直接带隙锗与硅相容过程的实现方法”，采用有限元分析技术建立了选择性生长硅的有限元应力模型_1−x通用电气_x分析了锗实现直接带隙转变所需的材料物理参数、几何结构参数和应力分布。

结果表明:在SiGe外延层附近，分布在Ge台阶两侧的应变较大，而台阶中心附近产生的应变较小，台阶中心水平方向的应变相对均匀;垂直方向的应变随距离台面距离的增加而迅速减小。应变的大小可以根据锗的成分和外延层的宽度来调整。Ge中心区域的几何尺寸是固定的，Ge材料中的应变随SiGe外延层宽度的增大而线性增大并趋于稳定。硅中Ge分量越小_1−x通用电气_x外延层的面积越大，锗半导体的直接带隙就越大。时,如果_1−x通用电气_x外延层宽度为150 ~ 250 nm, Ge组分为0.3 ~ 0.5，宽度为20 ~ 40 nm的Ge台面可在0 ~ 6 nm深度转化为直接带隙半导体。

硅的物理和几何参数_1−x通用电气_x选择性生长区域是基于理论结果，这可以提供为实现随后的相关过程的一个重要的理论基础获得的。

数据可用性

本论文用于支持本研究结果的所有数据均可根据要求从通讯作者处获得。

的利益冲突

作者声明本文的发表不存在利益冲突。

致谢

本研究得到了“111”项目(批准号:B12026)。

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