超大规模集成电路的设计为半结构化的LDPC码译码器

文摘

这项工作的起点是发展的一个新类的部分结构化的LDPC码,非常适合硬件实现。特别是这些代码构建,这样他们的奇偶校验矩阵的边缘可以分割成两个不相交的集,即结构化和随机的。提出了类的代码提供了建设性的设计方法。评估该方法构造代码性能的值。从这些结果,一种新型译码方法称为分裂解码了。最后,证明了提出的方法的有效性整个超大规模集成译码器的设计和特点。

1。介绍

低密度奇偶校验(1,2](LDPC)码是最强大的错误校正码;性能和解码算法已经在过去的几年里,深入探讨,提出了LDPC码在几个应用程序的标准。然而,他们调查的实际实现仍是一个具有挑战性的课题。基本上有两个方面的方法,会带来严重的实现问题:(1)巨大的奇偶校验矩阵的大小对高性能的应用程序;(2)高这些矩阵的不规则性,也就是说,他们非常稀疏的经常几乎随机分布。

从实现的角度来看,意味着第一个方面的分配大量的处理元素和大量的通信路径;第二个需要一个非常有限的邻接的处理元素,导致几乎没有有效的和昂贵的通信结构(3]。为了限制实现复杂的互连资源的处理和解码器,几个部分并行体系结构已经被提议作为可行的替代完全平行的方法(4- - - - - -6]。

在部分平行架构,处理元素(PE)之间共享多个检查和变量节点:每个体育需要按顺序为奇偶校验矩阵的行数或列;以后,在每一瞬间的时候,只有一个子集的变量和检查节点之间交换的消息实际上需要从一个体育移动到另一个,这种方法还可以减少译码器的物理连接的数量。最后,而不是将信息存储在独立的寄存器,部分并行体系结构允许分组成更高效的记忆。当然,资源共享意味着吞吐量变化和并行度必须根据目标中选择吞吐量:复杂度权衡。

虽然部分并行方法看起来就像一个完全可伸缩的解决方案能灵活适应不同的成本和吞吐量的限制,它提高了访问记忆中的碰撞问题[7]。在连接的PEs和相同数量的信息记忆,同时移动的可能性消息PEs和记忆之间的概率很低,在大部分情况下需要不止一个消息必须读取或写入相同的内存。由于有限的邻接的奇偶校验矩阵,消息的优化分区之间的记忆往往会产生不良影响的数量发生冲突。PEs必须经常停滞,以适应多个并发访问的记忆,这严重影响了解码器的吞吐量。

为了应对这些问题,提出了两种不同的解决方案。

(1)几个代码无关的方法已经制定旨在避免碰撞了一个通用的方法,代码。这类解决方案会导致昂贵的实现架构,比如提出(5,8,9]。(2)结构化的LDPC码(10]提出了:在这种方法中,结构是所有的奇偶校验矩阵和适当的分布与限制互连需求的目的,同时保持良好的纠错能力。类的结构化代码已进行过研究并成功实施。

本文提出了一种新的方法基于的理念设计奇偶校验矩阵与边缘划分为两类,即结构化的,按照一个重复定位夹具不远的对角线,和随机的,可自由放置在整个矩阵,实现良好的性能的目的的纠错能力。这种方法已经在[前面部分提出11]部分,作者提出了一个结构化的1/2率LDPC编码和描述解码器的实现有两个独立的处理单元:一个专门定制的一部分定期利用放置的,和一个可编程的特定于应用程序的指令集处理器(ASIP)服务整个随机的奇偶校验矩阵的一部分。

这项工作扩展了前一个深入调查的好处来自设计分区的奇偶校验矩阵的概念,特别强调硬件体系结构。本文提供了两种主要贡献:一种译码算法,利用分区的奇偶校验矩阵的简化碰撞问题,译码器实现的VLSI设计描述算法。

剩下的纸是组织如下。部分2介绍了LDPC eIRA代码,检查一些代码设计问题。然后提出了半结构化eIRA代码类提出了一些建设性的结果。证明这种方法的有效性提出了仿真性能。

然后这些编码的解码算法提出了部分3。由于奇偶校验矩阵的特殊结构,一些修改传统的信念传播算法是可能的。获得的算法,称为双解码非凡的储蓄的传统。这些储蓄深入调查部分4。强烈的模块化夹具结构的简化了处理元素之间的通信结构,而减少的“随机”使无碰撞的分区数量不需要摊位周期在解码过程中。在同一节中,逻辑合成结果和内存占用的VLSI设计的核心是分析。最后,节5结论将它们分开。

2。部分结构化eIRA代码

2.1。LDPC和eIRA编码背景

LDPC码是一种线性分组码的定义稀疏奇偶校验矩阵。它也可以被描述的坦纳图:每一位和奇偶校验方程,定义,分别作为变量节点(VNs)并检查节点(中枢神经系统),由图中顶点表示。边的数量与定义为一个图的顶点学位该节点;VN (CN)度分布的代码指定了变量之间的边缘分布如何(或检查)节点的代码。在一个常规的 LDPC码手脚都有学位和中枢神经系统都有学位图中。

在[12),不规则的LDPC码已被证明比普通LDPC码。在这项工作中,我们将关注eIRA代码(13- - - - - -15:一个受欢迎的LDPC码的子集。eIRA编码的特点是相对应的奇偶校验矩阵的特殊结构nonsystematic位,这是由迷走神经刺激法2度,根据连锁结构安排,在文献中被称为“楼梯施工。“这种结构的主要优点是获得的代码可以在线性时间编码。在[14),结果表明,这种约束导致性能损失可以忽略不计。

有一些eIRA代码的具体设计问题。通常,不规则的LDPC码的项目包括优化VN和CN程度分布和奇偶校验矩阵的设计符合获得分布。度分布优化的几个技术,如密度进化(12)及其近似的版本(16];然而,当处理eIRA代码,这些技术不能直接应用。的问题,设计一个高效eIRA代码是在(17),结果表明,引入的性能损失楼梯施工约为0.1分贝,在瀑布地区。

而VN和CN程度渐近分布确定的收敛行为代码(无限块长度),实际的奇偶校验矩阵的结构是有限长度LDPC码的性能的关键。许多设计算法可以应用于获得一个良好的奇偶校验矩阵(18- - - - - -20.];具体设计算法eIRA码提出了在21,22]。

2.2。提出了代码设计指南

作为一般规则,高度结构化矩阵和有限的连接会导致较低的代码的性能;这种效应不存在(10因为常规LDPC VN学位3不遭受高误差地板。相反,eIRA代码有相当数量的程度2迷走神经刺激法。这可能会导致高的代码错误地板由于限制有限的连接。为了避免这些影响我们采用局部结构允许的一些边缘随机放置。

让我们通过一个示例来说明这个概念:在图1我们描述的奇偶校验矩阵代码。可以确定的三个部分:包含“楼梯”奇偶校验迷走神经刺激法,最右边的最左边的一个包含高度迷走神经刺激法和中央一个学位4迷走神经刺激法。后两个部分包括边缘处理根据预定义的模式,以及一些伪随机的方式。获得的最优程度分布的解释(17)包含大量的3阶迷走神经刺激法。我们故意决定禁止他们降低错误地板。在这个有利的细节可在[23]。

至于矩阵的结构部分,我们使用变更版本的单位矩阵。特别是,使用的排列块标签在图1是三角形的会根据tail-biting窄建立扩散系数的定义。

2.3。三个例子:1/2,2/3和1/3的代码

我们将说明如何设计指导原则可以应用于生成三个不同的代码有三个代码率,即1/2,2/3和1/3。我们考虑一个码字的速度1/2长度约等于2000位,为了有一个直接比较的代码(10),我们选择了一个度分布最多VN 7度,生产总数量的边缘非常类似于一个10]。度分布的代码和描述它的奇偶校验矩阵,分别在表1并在图2。

边缘可以分为三类:它们可以与楼梯施工、确定性模式,或他们的位置可以是免费的。在表2我们列出他们的地理分布:随机放置边缘的比例很低,所以较慢的负担ASIP解码器不是过度的一部分。

根据图的方案1有九个macro-columns中央部分。如果,列的macro-column,三条边放在以下行:

(我) ;(2) ;(2) 。基于上面的方程中,我们选择和作为tail-biting会窄的解释(11]。

相同的哲学同样适用于代码率不同。特别是,我们现在的情况和其他的例子。

报道在表程度分布1,而表2描述了边缘的分布在不同的类别。两个生成LDPC码字长有一个信息的和分别,而码字长度是和。他们的奇偶校验矩阵中描述的数据3和4,分别。

也在这些情况下,它使用tail-biting是至关重要的会窄作为构建块的奇偶校验矩阵。

2.4。仿真结果

验证设计算法的有效性,我们比较了代码中描述的部分2。3两个相似的代码来自IEEE 802.11 n e和IEEE 802.16标准。

图的仿真结果5表明我们的代码不会受到高错误地板,尽管其强大的结构(比IEEE 802.11 n和IEEE 802.16 e在高信噪比拿来而言)。

最后,在图6我们提供的模拟结果生成LDPC码在前面的部分。合理安全的结论,结构化设计方法本文提出广泛的代码会导致好的结果率,低误差的收敛阈值和地板。

3所示。部分结构化的LDPC码解码算法

的信念传播(BP)算法是一种最受欢迎的LDPC译码方法,给出最优性能的情况没有循环矩阵。在英国石油公司,下面的更新规则是申请: 在哪里是内在的信息,它取决于通道方差和收到的码字的象征,发送的消息吗来,组节点连接到吗,发送的消息吗来。只有一个输入消息在总结(1输出一个变量来检查消息。

检查节点接收信息作为输入,并生成输出消息根据以下方程: 在哪里组节点连接到CN吗和运营商对两个操作数,定义为 以上两个操作数,运营商可以递归地应用;例如,对于三个操作数, BP算法通常是执行两个阶段,在每个解码迭代重复:第一个样本所有变量节点输入消息和处理它们,然后检查节点接收消息并生成输出。

这里我们提出一种新的解码算法,描述的相同操作(1)和(2)分别应用于两种节点子集:让我们定义和两个连接的节点子集分别和相关的结构化和随机的矩阵。VN更新规则可以写成 还定义了以下两个金额: 计算变量来检查消息 在图7,一个变量节点处理器操作的高级视图。这里的目的是为了更好的解释变量中读取和写入的执行解码过程。左边的图中显示输入和输出信号的一部分,当VN处理器是结构化的(VNP服务),而正确的部分指的是同一单位时交换信号处理随机的(VNP)。

检查节点处理可以以类似的方式表达。的组节点连接到CN现在分成和连接的节点,定义为两个子集CN分别和相关的结构化和随机的。使用这两种节点,我们计算检查变量信息通过以下表达式: 两个的总金额被定义为传入的消息 然后检查变量消息了 消息相关的结构化的, 消息相关的随机的。

的读和写操作的调度VN以及CN报道在图8。可以看到,结构化和随机部分总是按顺序安排。

我们称之为改进BP算法分割BP译码(SBP)或短暂的分裂解码(SD)。新方法只是一个代数重组(1)和(2),和代码性能的纠错功能应用时不会减少(7),(10)和(11)。我们将在以下部分细节,SD提供的关键优势是独立处理随机的可能性和结构化的边缘:虽然结构化的遵循模块化模式大力简化并行处理的内存访问没有碰撞,相同的特点并不适用于随机的,并行处理时往往产生碰撞。然而,不同于典型的随机矩阵,随机子集的稀疏足以使他们有效分割成单独的记忆银行没有碰撞的读写访问。

4所示。解码架构

4.1。功能描述

从架构的角度来看,我们工作的主要贡献在于不同的调度使用的解码过程。事实上,从图可以观察到9,解码器架构部分本质上是一个并行的一个非常类似于那些已经提出了在文献[4- - - - - -6]。图中给出的解码器9支持任何通用的LDPC码分配节点操作了处理元素(PEs)。特别是,显示的示例但同样的体系结构可以用于任何的价值。然而,在随后的分析我们将考虑的情况因为设计部分的代码2。3这是重复的固定的大小。

每一个被连接到一个内存,叫什么。每个体育可以写入任何内存银行利用纵横开关,而只能从它自己的内存读取。这些记忆是用来存储PEs之间交换的消息在整个解码过程。采用一个纵横开关解决方案允许节省硬件资源不限制所支持的PEs和记忆之间的消息交换:事实上,给定两个通用的排列规律,和相关,分别PEs在内存的读写操作的银行,其中一个法律可以被替换为一个固定的体育记忆耦合,其他法律的修改提供了一个新的,获得的串行连接和。我们假设以下。

(我)每个体育既可以用于检查以及变量节点。让是给定的译码器的处理元素:这意味着通过整个解码过程将变量节点和检查节点,分别。如果总工作量均匀分歧PEs的集合,和。(2)每个体育收到消息从一个单一的内存银行(DMEM)通过一个专门的连接和发送更新消息通过一个任何内存纵横开关。(3)DMEM单端口内存条,所以读和写访问只可能在不同的时钟周期。(iv)控制应用到编程输入的值纵横开关都存储在一个专用的内存,CMEM,按顺序处理一个计数器。(v)CMEM的内容是预先计算的离线解决内存访问冲突。

图10代表的数据路径架构一个PE。每个体育也在时间中重用来计算结构部分和随机的。为了支持此功能需要第二个输入和一些额外的逻辑。

三个记忆银行需要完全支持体育业务,即LLR MEM, ACC MEM和S / R MEM。第一个,顾名思义,需要存储的信息来自通道。其目的是要加载的每一个新帧解码。ACC MEM用来实现一个灵活的蓄电池方案必要实现添加在VN CN。第三个内存条,所谓的S / R内存有助于允许重用PE结构化处理和随机部分。当体育执行结构化的部分,S / R内存将消息来自随机;相反,当体育致力于随机部分,结构化信息将为S / R RAM举行。

当配置为作为CN处理单元,每个体育起源的顺序接收消息VN(这里称为一般从DMEM银行之一)。这个计算的部分结果然后存储到ACC MEM直到所有特定的边缘CN已收到。整个更新过程的延迟对于一个给定的CN取决于程度的奇偶校验矩阵中相应的行。使用数据路径图中描述10一个时钟周期需要阅读每个传入边缘在一个周期需要写结果(边缘)。也是对于VN的情况,也就是说,总延迟等于列度的两倍。

4.2。性能分析

给定一个解码器架构图之一9和一个灵活的PE如图10可以得到一种性能约束为解码延迟和吞吐量。给定一个即使工作负载分布在PEs和阅读消息的记忆,没有碰撞周期执行的数量可以表示为一个迭代 在哪里是总数的奇偶校验矩阵,系统的并行性。四个出来的因素从体育本身的结构。这个数字假设只能使用广泛的记忆,分层译码调度不是剥削。

在这些前提理论解码的最大吞吐量可以表示为 在哪里时钟频率和吗迭代执行的数量。提出了半速率编码,假设的迭代次数等于10的并行性事实证明,。

然而,在实际情况下内存冲突迫使推迟同时访问相同的银行,然后插入摊位周期。我们将介绍一个碰撞递降系数 能捕捉到这种行为。我们可以表达每个迭代周期所需的总数的碰撞 由此产生的解码器可以写成的吞吐量 重要的是要强调取决于具体的LDPC码,但是也受到体育之间的消息调度和负载分区的影响。分区和调度技术可以用来尽量减少;然而,众所周知,良好的奇偶校验矩阵显示小邻接分区和调度收益非常有限。

评估的影响我们试图分区相关的坦纳图为了执行一个初始分配。我们使用软件美逖斯(24可在网上免费阅读。鉴于这种分配我们实现一个cycle-accurate建筑模拟器使用Python语言,能够报告周期总数需要执行一个迭代(例如,)。通过这种方式,它已经可以获得不同类型的LDPC码的值(见表3)。

重要的特点是因素对于一个给定的方法,往往是与四个一样大。作为一个例子,我们发现在该代码。这意味着潜在的并行性架构图9在很大程度上是浪费。

表3总结了这些值提出了代码(报道广告代码1)以及其他四个不规则的LDPC码。特别是,我们提供的值,,和相对吞吐量数据,评估作为时钟频率的函数。说明碰撞也关注在不同LDPC码我们也执行相同的分区和调度措施在不同的代码。代码贴上2是直接取自麦凯教授网站(25),它可以找到的地方4986.93 i.939。代码3是IEEE 802.11 n无线局域网信道编码和展品特点类似于拟议中的一个,而代码贴上4是IEEE 802.16 e 1/2码率。也在这三种情况下,它可以观察的存在大量的碰撞战利品总体系统性能。过去两码,然而,重要的是要考虑到他们已经特别设计解码避免碰撞,使用提供的双埠记忆。尽管如此,我们把这些代码在表3增强的相关性在LDPC译码碰撞严重限制系统吞吐量。

SD算法中描述的部分3可以克服这个限制利用的部分结构提出了代码。唯一重要的修改PE结构需要S / R MEM存储部分VN CN和N VN消息,,,,。

由于这些硬件的复杂性增加的修改是可以忽略的,评价部分4.3。相反,减少所需的解码周期的大小影响显著CMEM需要控制在横梁上。我们得到的建议的方法提供吞吐量,这取决于周期的总数必须完成所有的读写内存访问。

迭代分为以下四个subiterations:

(1) :检查节点处理的结构化;(2) :检查节点处理随机的;(3) :变量节点处理的结构化;(4) :变量节点处理随机的。第一个subiteration variable-to-check相关结构化的消息读取矩阵的PEs,结构化的包含余子式集中在三行;完成阅读所需的周期数等于子矩阵的数量。值得注意的是,冲突是不可能的因为每个子矩阵每一行和每一列有一个。在代码的情况下矩阵在图2,这个数字等于被结构化的总数边缘。Subiteration还需要写生成check-to-variable消息:该操作需要的同时阅读,。此外,每个体育阶段还必须阅读部分VN-to-CN消息和更新部分CN-to-VN消息:两个操作数的周期等于。因此,相的周期等于总数 获得相同的值的计算周期需要完成subiteration总数(变量节点处理结构的),除了周期的数量需要读写CN VN这里的消息,因此(16)成为 在subiteration,许多信息的数量等于随机的一部分矩阵必须读取和写入。因为这些不规则的分布,没有担保,它们可以并行处理一次没有冲突。然而,极低密度的随机的使他们有效的分区中记忆:实验用例提出了部分2和额外的随机矩阵具有相同一个密度表明,随机的几乎总是可以分区没有冲突。在这种假设下,读或写操作的总数等于,在那里是随机的吗。Subiteration也需要循环读取部分VN-to-CN消息和更新部分CN-to-VN消息。周期的总数可以表示为 而周期可以的情况下,因此 结合在一起原来四个贡献 我们定义时所需的周期数量提出分裂解码方法。正如我们已经提到的(13),由此产生的吞吐量

最后,我们介绍了参数作为衡量解码过程的总效率的理想情况。例如,对于SD 在该代码的情况下,我们有,,,因此。比较是非常有趣的,这个数字的结果只有分区和调度技术应用于相同的代码。在这种情况下,我们使用报告的表达(14),导致 和事实证明,三次,几乎不到一个与该方法获得。

如果我们感兴趣的吞吐量十迭代,事实证明,在相同的代码而SD达到。因此,建议的方法达到的吞吐量加速近三同样的解码架构和相同的时钟频率,报道在表3。

4.3。合成结果和性能

讨论的部分并行架构之前被描述在硬件描述语言(VHDL),合成0.13和映射CMOS标准电池技术,考虑到(2040、1020)1/2利率代码。

逻辑综合和映射后,最大组合延迟对应于一个时钟频率的纳秒MHz。解码的吞吐量,分割解码方案能够实现Mbps和迭代的直接映射相同的代码在同一架构导致的吞吐量Mbps。这意味着建议的解决方案可以实现相同的吞吐量作为一个简单的使用一个时钟频率低至三分之一的传统。由于功耗CMOS电路的时钟频率直接相关,功耗三分之一或电池寿命的三个时间刨丝器可以实现相同的吞吐量。

作为该地区职业而言可以单独的两个主要贡献:领域致力于直接实现逻辑函数和领域,致力于内存。前也可以分为不同的贡献,即PEs和纵横开关。每个体育需要相当于kgates导致几乎占领的区域kgates。的纵横开关需要kgates。因此,总面积占领kgates需要实现译码器逻辑。是很重要的话这方面的要求是独立于如何选择调度,因此SD和传统的部分并行解决方案需要相同的区域。

记忆是事情是不同的两种方法:这些数据收集表4。可以看到,有些记忆无论调度采用相同的维度。真正重要的是内存的大小需要控制在一个迭代中横梁。的字数要求直接取决于数量的写周期:然后每个单词需要存储一个完整排列。为了简单起见,我们决定来存储这些控制信号未编码的使用控制每个横梁行位。这导致一个字的长度在任何情况下。同样重要的是要注意内存增加由于S / R MEM完全总面积相比可以忽略不计。总结了分裂几乎需要解码方法相当于kgates,超过kgates所需的传统方法。这导致一个地区储蓄超过三分之一,也带来重大的可能性降低整体功耗。

更好地评价这种方法的有效性是有趣的比较合成结果最近的LDPC译码器实现。在表5一些实现结果了。给定的特殊性提出了方法的代码设计以及硬件实现,这些比较是不简单。为了比较我们的体系结构类似的方法,我们选择实现IEEE 802.16 e LDPC译码器的工作。最大吞吐量数据得到考虑到1/2率可用代码(例如,)。即使这段代码提供了一个更大的块长度比提出了一个重要的话,在这种情况下边缘的总数。比较这个数字和拟议的代码()原来,IEEE 802.16 e代码的复杂性关于提议(2040、1020)代码。在这种前提是那么合理考虑两种情况几乎相当。

此外,重要的是要考虑我们的结果已经得到解决(2040、1020)代码:鉴于我们的部分并行译码器的灵活性可以利用相同的硬件解码也IEEE 802.16 e编码。在这种情况下,很明显,优势源于SD不能被利用了。

从表可以看出5,前两个比较重要的事情是内部数据表示和CN实现:值得注意的是我们的架构如何使用8位和度假村代表消息运营商的CN而言。而这种选择往往会产生更大的体育领域关于minsum方法,解码性能的改进,使更少的解码迭代实现。特别是,(29日]表明minsum定点实现和性能会退化的不规则的代码。从这些考虑我们期望区域比其他的职业。

也使用的技术是相当分散在不同的价值观:占领地区可以适当相比,这并不适用于延迟数据。我们的设计能够达到2.5纳秒时间逻辑合成一个130纳米技术节点上:我们希望采取一个65纳米技术的异步延迟将会更少。

占领该地区而言,重要的是要考虑的逻辑门的贡献以及内存需求。从表5可以观察我们的建筑展览一个逻辑门数与其他相似,而内存占用,情况就不同了。这种差异主要是由于两个因素:使用查找表的操作在PEs和纵横开关作为互连结构的使用。前者也可以放松,朝着minsum实现,后者无法避免由于更复杂的代码结构对802.16 e。在这种情况下,事实上,PEs的连接可以实现使用来自单位矩阵的简单排列的周期性旋转。在我们的案例中,另一方面,我们需要支持任意排列,使无碰撞解码的随机部分。

这也是有趣的分析吞吐量结果。应该注意如何解码网络吞吐量的考虑情况下介于48和63 MBps。我们的译码器能够达到88 MBps 10解码迭代。如果需要60 MBps的吞吐量,解码迭代可以增加到14,提高校正功能。在表5我们还包括一个额外的吞吐量图归一化吞吐量:这些数据外推的网络吞吐量的总数乘以解码迭代。我们决定也包括这些数据更好地强调每个相比有效吞吐量持续的架构。

最后,为了更好地评估throughput-area权衡我们也报告被称为沥青的数量5]。在这个角度看,重要的是观察该方法提出了一种比其他人低焦油。然而,我们不应该忽视如何直接影响焦油技术节点,早已经注意到。此外,我们的架构能够解码编码与高度不规则的结构,而其他人则仅限于传统的部分结构化代码。

5。结论

在本文中,我们提出一个新颖的部分结构化eIRA代码。我们还展示了这个类的代码基本上可以执行等同于其他技术发展水平LDPC码,同时保留一些可取的属性时,可以利用实现译码器。然后我们关注的主要问题实现部分并行译码器架构适合这类代码。在这个框架中,我们设计了一个替代解码方法,即把解码,表现出显著的优于传统方法。这种方法后内存需求可以轻松超过三分之一,导致功耗显著减少。

此外,分裂解码也可以实现更高的吞吐量没有任何硬件解码的可能性的影响。感谢这个更高的效率,时钟频率可以减少进一步减少总功率。最后,我们比较先进SD-based架构有三个LDPC的解码器。从这个比较,它可以指出该建议的体系结构提出了类似的解码吞吐量占领更大的区域,主要是由于内部数据表示和互连网络。仍然是我们的意见,提出的方法是有价值的,能够处理高度不规则的奇偶校验矩阵不牺牲解码的吞吐量。

作为未来的发展方向而言,我们觉得分裂解码性能可以增加借贷一些想法从打乱解码30.]。特别是,慢吞吞地解码可以提高结构化和随机边缘处理之间的并行度,从而导致增加整体吞吐量。

承认

这项工作是由欧洲委员会资助的优秀网络届时+ +第七框架计划。

引用

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