基于模型有机薄膜晶体管的6位逐次逼近ADC的设计与仿真

摘要

我们证明了一种使用合适的并五苯p沟道和富勒烯n沟道薄膜晶体管(TFTs)模型来设计和模拟有机集成电路的方法。最初，我们制作了晶体管，并测量了它们的主要物理和电参数。然后，在Cadence中添加的有机工艺设计工具包(OPDK)的支持下，对这些有机TFTs (OTFTs)进行建模。从实测数据中提取模型元素的关键参数，选择拟合元素来复制实验曲线。仿真结果表明，TFTs的频率响应覆盖了生物信号的所有频率范围;因此，将这些元件应用于生物医学应用的集成电路设计是合理的。符合互补规则的有机电路，包括逻辑门、触发器、比较器和模数转换器(adc)都能正常工作。所提出的逐次逼近寄存器(SAR) ADC的功耗为883.7µ在电源电压为10 V时，ENOB为5.05位，信噪比为32.17 dB，采样频率约为2 KHz。

1.介绍

尽管硅基集成电路（IC）以其高精度、高速度和超低功耗等优异的性能占据主导地位[1.–3.]，有机集成电路最近已经成为许多应用的潜在候选人，例如，可穿戴设备和医疗传感器。它相对于硅基对应物的独特优势包括灵活性、生物相容性和低成本工艺[4.–6.]。特别是在研究和开发有机集成电路方面，使用计算机辅助设计（CAD）工具可以大大减少时间和成本[7.–10］．在CAD工具中，HSPICE和Cadence Virtuoso以其高精度、多功能、易用而闻名。明尼苏达大学的VLSI小组建立了一个有机工艺设计工具包(OPDK)添加到Cadence [11］．该工具支持有机集成电路设计和仿真，但其库只有一个P3HT p通道OTFT和一个CNT单极场效应晶体管(FET)。在其他工作中，使用Spice level 1 MOS模型模拟并五苯电路[12］．然而，由于模型包含了电荷迁移率、阈值电压、早期电压和电容行为等电参数，模拟结果与测量结果明显存在较大差异。

另一方面，在电路级，模数转换器(ADC)由于连接模拟和数字世界而在信号处理中起着重要的作用。目前有机adc主要采用p型技术构建，存在增益低、带宽窄、速度慢、功耗高等局限性[12–14］．

在本工作中，制备并表征了广泛应用的富勒烯和并苯OTFTs。随后，我们利用Spice 61级和29个参数，这最初是为非晶硅晶体管开发的，以改进这种OTFTs的OPDK模型。仿真结果与实验结果吻合较好。开发良好的p型和n型OTFTs模型允许构建具有互补技术的复杂电路。随后，在Cadence中设计并验证了有机逻辑门、触发器、比较器和逐次逼近寄存器(SAR) adc。仿真结果表明，我们的6位SAR ADC工作在高采样频率高达2 KHz和相对较低的功率约883µW。

2.OTFTs的制造和建模

数字1.显示了OTFTs的布局结构、并五苯和富勒烯的分子结构以及Cadence中的OTFT符号。OTFTs是在SOI（绝缘体上硅）晶片上用重掺杂硅制成的(+硅，电阻率：1-100 Ω cm）涂有50 纳米硅_2.隔热层。实验方法在之前的报告中有详细介绍[15]简言之，通过超声波清洗基底；50 纳米厚富勒烯和30 在2×10的基底压力下，通过设计的荫罩在SOI上热沉积了N沟道和P沟道的纳米厚的并五苯层^−6.沉积速率为0.1 nm s^−1.最后，以0.3的沉积速率通过热蒸发形成金源漏电极 纳米 s^−1.在2×10的一定压力下通过设计的荫罩^−6. 托尔，通道长度和几何因素50例μ分别为M和40。利用吉时利4200半导体表征系统在干燥的氮气气氛中，在黑暗的探测站中进行了OTFTs的电测量。

在OTFT元件中，漏源电流包括累积电流和泄漏电流[15]，其描述为 哪里为栅极介电电容，µ₀是机动性,，为门源电压，为阈值电压，是场效应迁移率的特征电压，γ是幂律运动，λ为输出电导，是饱和调制，是膝部形状参数，SIGMA0是最小泄漏电流参数。所有这些参数都将出现在OTFT元件的模型文件中，因此需要尽可能精确地指定它们。

在这些价值观中,,是物理结构参数；µ₀,,γ,,都是从实验数据中提取出来的[10,15,16]其他是通过不同数值模拟确定的拟合参数。因此，表中总结了OTFT模型的优化参数1.．通过在Cadence中使用这些参数，它允许复制OTFT元素的电行为。

数字2.和3.表明了p沟道和n沟道OTFTs的传输和输出特性，与实验曲线吻合较好。这些协议证实了我们提出的设备是正确的模型;因此，在有机集成电路设计中使用它们是可以接受的。

此外，我们还调查了元件的工作频率，以确保使用这些元件的拟议电路将用于适当的应用。频率响应特性μm反映在图中4(一)截止频率是一个普遍的概念定义为输出/输入比的幅值为0.707的频率。如图所示4(一)这个为40.1 KHz, p型为10.8 KHz。

这个n通道的OTFT由于其较高的移动性而优于p通道的OTFT，如表所示1.．这个与如图所示4 (b)．当变化从100年µ米到10µM截止频率从几KHz增加到几MHz。就频率而言，工作频率涵盖所有生物信号频率范围，其中最高值为10 千赫[17］．

3.有机互补逻辑门

VLSI技术从根本上是由数字逻辑门组成的。为了进一步确认我们设计的电子电路是生物兼容的，在本节中，一些基本的有机互补数字电路，包括传输门、逆变器、NOR和NAND，使用10v电源电压和大约10khz的输入信号创建和验证。施加10v的电压电源使OTFT元件工作在深积累模式。所选择的工作频率是为了适应上述最高的生物电位信号频率。

3.1。传输门与逆变器

我们假设电压等级10和0v分别对应逻辑上的“1”和“0”。数字5(一个)显示了传输门的原理图和波形，它实际上是一个时钟电路，由一个p通道和一个n通道晶体管并行组成。当时钟只有高时，输入信号通过门(如图)5(一个))．

数字5（b）显示逆变器的原理图及其波形。如定义，输出电压()与输入电压()仿真结果表明所设计的CMOS电路工作正常。

3.2. NOR和NAND

数字6.介绍了有机双输入CMOS NOR和NAND电路的原理图和波形。图中的NOR门6（a）， p通道OTFT首先并联形成上拉网络，然后按照互补设计原则，由n通道OTFT单元串联构成下拉网络。类似地，为了构建图中的与非门6（b）， p通道OTFT元件是串联的，而n通道OTFT元件是并联的。输入A和B的频率分别设置为10和7.14 KHz。如图所示6.，输出符合NOR和NAND门的真值表。

３．３．D触发器(D-FF)

触发器是数字电子器件中的一种基本存储元件，具有两个稳定状态“1”和“0”。实际上，D-FF是寄存器和数字逻辑块中最基本的元素，将在下一节中讨论。数字7（a）给出了电路图由上述部分设计的逻辑门组成的触发器。观测波形如图所示7 (b)显示输出等于输入在clk脉冲的上升沿；否则不会改变，这意味着是一种“延迟”的行为,如预期。

4.6位有机全差分SAR ADC

现代生活对便携式紧凑型产品的需求越来越大，大多数集成电路设计者都希望实现节能目标。对于ADC而言，SAR结构是值得做的，因为它的总功耗远低于其他ADC配置，如flash、delta-sigma或流水线ADC [20］．

4．1.电路设计

数字8(一个)显示了SAR ADC的常规结构，该结构由最少数量的模拟块组成，包括采样/保持(S/H)、数字-模拟转换器(DAC)、与SAR逻辑连接的比较器和寄存器。在这项工作中，为了尽可能地降低功耗，我们使用了简单的原理图用于ADC，并使用了符合互补规则的有限数量的晶体管元件。在Cadence Virtuoso环境下，利用OPDK对具有两个模拟输入和六个数字输出的全差分6位SAR ADC进行了设计和仿真，如图简化所示8 (b)．该ADC由两个磁道和保持(T/H)块、两个电容式dac、一个比较器、一个SAR逻辑和一个输出寄存器组成。

数字9将T/H电路描述为输入大晶体管Ms[的自启动开关]。21］．Ms的大小影响了线性度，因为Ms耦合的漏源电容到Cs来采样输入信号。在转换时间内，T/H模块对输入信号进行采样和保持。它们的输出连接到动态比较器的输入。

需要注意的是，比较器的基本结构是一个两级比较器，包括一个放大器和一个正反馈锁存器。尽管该电路对反冲噪声和器件偏置的影响不太敏感，但它消耗更多的功率。相比之下，我们的设计旨在降低功耗;因此，动态比较器是用时钟信号实现的，以避免产生静态电流。数字10给出了p型输入差分对M1-M2动态锁存比较器的原理图。当时钟信号变高时，输出输出值和输出输出值也很高。当时钟变低时，差分对比较+及− 导致输出outp或outn为高或低。

对于DAC，一些架构是众所周知的，包括电流控制、C-2C和电容开关类型-bit电容式DAC (C-DAC)采用二进制加权电容阵列，总电容为2^N单元电容器。这种结构获得了较好的线性度，但大量的电容使电路尺寸迅速扩大，消耗了大量的能量。但是，一个C-DAC电路的总电容值如图所示8 (b)可以减少一半，因为最高有效位（MSB）是单独估计的[22]。此ADC的控制算法要求比较器在以下情况下将MSB设置为1高于；否则MSB为0。按顺序,-bit ADC后将MSB推送到LSB时钟信号的周期。即经过几个比较循环后，完成一个转换步骤;因此，SAR ADC显示出有限的速度。DAC包含5个子块;一个典型的子块电路如图所示11在哪儿从1到5和从6到2。单位电容的电容为然后=,。这导致一个C-DAC电路的总电容为．C-DAC1的设计与此类似，具有输入输出和−.

SAR逻辑由6个D-FFs串行组成，生成clk1到clk6。数字8 (b)显示从clk1到clk5的时钟信号连接到c - dac控制5个电容阵列，而clk6连接到D-FF1推动MSB。输出寄存器也用D-FFs构造来存储所有位由C-DAC2及MSB ()．

4.2.模拟结果

电源电压为10伏 五、 参考电压为5 五、 a~2 千赫时钟频率，以及2 五、 十, 为模拟设计的SAR ADC，提供了Hz正弦波输入信号。

数字12显示T/H的输入和输出循环及其在时间轴上的幅度。数据表明电路在转换工作期间采样并保持输入信号。

仿真结果见图13还证明了动态比较器时钟脉冲上升沿和下降沿的主要功耗。因此，其平均耗散能量显著降低至约112 µW.模拟过程还指出，较高的输入电压使功率降低。这是因为较低的栅极源极电压M1和M2导致漏电流减小（图中10)．

SAR逻辑的时序图如图所示14．每一个时钟在基于比较器输出创建的有效信号的上升沿处顺序变为高，如图所示10. 所有时钟脉冲在主时钟信号的上升沿变为低电平，以结束一个转换步骤。

ADC的动态性能需要使用快速傅里叶变换(FFT)测试方法来测量有效比特数(ENOB)和信噪比加失真比(SNDR)。输入信号为正弦波;输出信号为数字编码;然后用理想的DAC将这些代码转换成模拟形式。数字15显示了ADC的输出频谱，提取的ENOB为5.05位，SNDR为32.17 dB，平均功耗为883.7µW。

表格2.给出了本工作与其他工作的比较结果。在频率方面，我们的电路达到2的时钟速度 KHz，这是有机ADC中报告的最高值[12,14,18,19］．此外，其他参数，如电源电压，ENOB，采样率和功耗，都是非常相似的，从其他的。

到目前为止，已经报道了四篇adc的工作，与我们的工作进行了比较，见表2.．文献[12]例如，最高采样频率为500 赫兹；[18]将电源电压降低到最小的3v，而其他电源的电压为数十伏。最高分辨率为6位[14,18]，这项工作，以及最佳的线性度[19]以DNL表达，INL分别为0.24和0.42 LSB。为了获得这些鼓励，巡回法庭不得不承受一些不利因素。例如，艺发局12]消耗高达1.5% 兆瓦，和[18]在FPGA上进行数字校准前，DNL和INL分别为2.6和3 LSB。文献[14]包含一个电压控制振荡器（VCO），产生低于40的最大频率 由于只使用了P型技术，并且采样频率很低，因此使用了大量晶体管[19]在40 V电源电压下只有4.17 Hz。须注意的是，上述限制将会阻止adc进行除[14，可以用于智能化学或温度传感器。在频率方面，我们的电路获得最高的时钟速度为2khz，比第二个高4倍。此外，我们的ENOB是足够好的，而功耗是中等的。

5.结论

由于在Cadence中添加了OPDK，我们利用并五苯P通道和富勒烯N通道TFT创建了有效的模型，从而设计和模拟了有机集成电路。有机电路包括逻辑门、触发器、比较器和模数转换器（ADC），在生物电位频率范围内正常工作。SAR ADC达到5.05位ENOB，32.17 功耗为883.7的dB信噪比 µW在10点 V电源电压，和2 千赫时钟脉冲。基于上述结果，我们坚信这些模型有助于节省有机集成电路设计和制造的时间和成本。

相互竞争的利益

作者与本文没有利益冲突。

致谢

这项工作得到了越南国家科学技术发展基金会（NAFOSTID）的资助，编号为103.992013.13和交通与通信大学T2016—DDT27。

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