为无线通信高通量Fast-SSC极地解码器

文摘

极地代码已经证明实现对称无记忆信道的能力。然而,连续取消解码算法固有的串行在自然界中,这将导致高延迟和低吞吐量。为了获得高吞吐量,我们设计一个深深管线式极地译码器和优化处理元素和存储结构。我们还提出了一种改进的定点非均匀量化方案,并接近浮点性能。两级控制策略提出了简化控制器。此外,我们采用FIFO结构来实现α_memory和β_memory并提出348 -阶段管道解码器。

1。介绍

无线通信正在改变我们的生活,已经应用于许多场景(1- - - - - -5,利用纠错编码,以改善其传动效率和可靠性。极地Arikan提出的代码是一种纠错码(6]。在正在进行的5代无线系统(5克)标准化、极性码作为信道编码已经增强的移动宽带(eMBB)通信服务因其卓越的纠错性能。特别是,飞船稳定性极强,低延迟通信(URLLC),它应该满足成千Gbps的高吞吐量7),这对极地解码器带来挑战。过去,伟大的研究成果已经在极性码解码算法和硬件架构Arikan以来连续提出了取消(SC)解码算法。SC的优势低复杂性和简单的解码结构。尽管极地编码理论上可以达到信道容量当代码长度是无限的,SC的性能是普通短和中等长度的编码。为了解决这个问题,连续撤销列表(sci)译码算法(8]。不同于SC算法,sci并不关注一个候选码字;它可以节省l最可靠的候选码字每一步。sci的解码性能明显改善。k .陈和k妞妞提出CRC-aided sci (CA-SCL)算法(9基于正确的码字可以通过CRC校验。他们提出了连续撤销堆栈(SCS)解码算法10)和连续取消混合(原理图)译码算法(11]。与保存的sci解码l最可靠的路径在每一层,SCS总是最可靠路径延伸。与sci译码相比,SCS sci相同的性能,但时间复杂度和空间复杂度低较高。SCS解码的实际时间复杂度远低于比sci high-SNR政权和接近SC解码。原理图算法的优点结合sci和SCS和同步信道的性能接近最大似然(ML) [12]。华为的研究者提出了自适应CA-SCL (aCA-SCL) [13基于CA-SCL算法的解码算法。aCA-SCL改善译码性能逐步扩大搜索宽度l。aCA-SCL可以显著降低软件复杂度。上面的解码算法为了提高性能,但其吞吐量并不理想。因此a Alamdar-Yazdi和f . r . Kschischang提出简化连续取消(SSC)译码算法(14)基于冻结和信息位的位置。SSC解码降低了计算复杂度,提高了解码并行通过结合一些叶节点,如1节点的叶子节点都是解冻。仿真结果说明,SC的性能类似。g . Sarkis博士和w·j .总把叶节点分成Rate-0 1和利率r节点并提出最大似然SSC (ML-SSC)解码算法15),主要是提高利率r节点在SSC解码器解码的性能。与之相比,[semiparallel SC解码16),ML-SSC解码吞吐量提高了解码的25倍。为了进一步降低译码复杂度和提高吞吐量,g . Sarkis博士提出了快速简化连续取消(Fast-SSC)解码算法,主要提高了利率r的解码规则节点和给每个节点组成的特定操作(17]。Fast-SSC解码利率r节点分为重复(代表),single-parity-check (SPC)和REP-SPC节点和提高吞吐量。

此外,对于极性码的解码硬件架构,提出了一种半并行体系结构(16]。为了提高资源利用率,该方法重用处理元素(PE),有效降低硬件复杂度。在提出的重叠结构18)有优势在延迟和吞吐量,使用precalculation函数计算出可能的结果首先根据解码结果选择相应的结果。证明了解码延迟是降低50%当代码长度大于2⁷。然后b .元提出了sci解码器multi-bit决策,有效地减少了译码延迟(19]。和一个展开极地解码器硬件提出了(20.Fast-SSC的基础上。这种译码器加载通道解码一帧数据和输出每个时钟的码字。PEs不再重用和专用的PEs分配给每个阶段。图形处理器(GPU)单位提供了灵活性和大规模并行单元;基于gpu的极地解码器获得高吞吐量(21- - - - - -23]。

在本文中,我们调查的llr字符的不同阶段Fast-SSC极地译码器,提出一种改进的非均匀定点量化方法。采用(6、5、1)量化方案;解码性能接近浮点解码性能。该译码器采用深深管线式架构和优化代表解码器G操作。简化深深管线式控制,控制器分为全局控制器和局部控制器。α_memory和β_memory采用FIFO结构,减少控制逻辑。最后,一个348 -阶段管道架构设计,实现在阿尔特拉5 sgxea7n2f45c2 Stratix V。测试的解码性能,我们设计一个基于FPGA的平台。

本文的其余部分组织如下。简要回顾Fast-SSC解码算法和量化的分析方案部分所示2。部分3描述了深深管线式架构和PEs。性能评估部分4和结论部分5。

2。回顾Fast-SSC

2.1。极性码

一个极性代码可以用 ,在那里表示代码长度和 是编码速率。极地代码长度N可以由连接两极性码的长度 。可以用的施工方法 ,在那里 是输入序列进行编码,然后呢 表示码字。是nth克罗内克生成矩阵 。极性码选择K最可靠的通道传输信息比特和另一个n - k通道传输冻。

2.2。Fast-SSC解码算法

二进制解码Fast-SSC树节点分为四种类型:Rate-0, 1,代表和程控。与SC解码树相比,Fast-SSC少叶节点。由于极地解码器在迭代遍历整棵二叉树,Fast-SSC解码算法具有低延迟。图1显示了SC解码树和相应Fast-SSC解码树(16日8)极地代码。例如,由叶节点代表节点 和SPC节点包括叶节点 。Rate-0节点的叶子节点都是冰冻的碎片。因此,它的输出将零向量。1节点的叶子节点都是比特的信息。获得此类节点的解码结果

代表节点,只有最后一点的信息,和其他被冻结。代表节点添加的所有输入α然后让一个艰难的决定 在哪里表示节点的编码长度。

程控节点,其中只有第一个叶子节点是冰冻的,执行阈值的检测(3首先输入llr)。所有输入的校验计算(4)。然后最不可靠的是建立和翻转如果平价约束不满足。阈值检测可以通过写的

输入的校验计算

最后,SPC的输出节点

除了上述四个输入节点,其余颜色灰色称为其他节点,如图1。其他节点使用标准的SC算法的解码方法如图2。当节点被激活时,它会收到吗从它的父节点然后计算soft-valued输入其左子, ,这是计算使用吗F操作。

一次左子节点的估计,它是用来计算的输入正确的子节点与G操作。

最后,和结合计算作为

表1列出了组成解码树的节点数量(1024、512)极地代码。可以看出,组成节点的总数是104 Fast-SSC解码,这从1024年SC解码树的减少。解码器不需要遍历整个解码树,它遍历树修剪。因此Fast-SSC算法提高了译码效率和吞吐量和降低了延迟。

2.3。量化方案

量子化方案分为均匀和非均匀量化。均匀量化很简单,但是资源的消费不仅仅是不均匀的。非均匀量化采用不同的量化比特解码阶段,使用更少的存储资源,但内存结构是不定期27]。不像传统的SC译码器节点的内存是共享的,不同阶段的PEs深深地管线式译码器在每个阶段配备一个独立的内存。为了减少内存消耗,采用非均匀方案量化llr和内部llr频道。在[20.),它采用all-integer量化方法,通道LLR是4位和内部LLR是5位。本文提出了一种改进的量化方案基于LLR分布不同的阶段。起初,内部llr很小,它是相同的量化比特llr频道。为了避免灾难性的溢出,后期的内部llr与大比特量化。让( )表示量化方案,介绍了信道的量化比特llr和llr前阶段的解码器,表示其他的内部llr阶段,是分数。图3显示了块错误率(提单)性能的SC, Fast-SSC算法,不同的量化方案。Fast-SSC的浮动解码性能接近的SC。Fast-SSC量化方案,可以看出(6、5、1)的性能量化浮点计算性能接近,但(6 4 1)量化结果小于0.2分贝高的性能损失 。因此,本文采用(6、5、1)量化方案。

3所示。Fast-SSC译码器的体系结构

译码器是实现深管线式架构改善解码的吞吐量。本文优化了PEs、存储和控制模块降低延迟。

3.1。体系结构

Fast-SSC解码器的结构如图4,包括体育、内存和控制器。体育是由各种功能,例如F,G功能,克罗内克电源模块。记忆分为α_memory和β_memory,这是用来存储通道和内部llr和每个组成节点的艰难的决定,分别。因为每个组成节点的解码结果需要乘以 ,克罗内克电源模块包含G_N(N= 4、8、16、32、64)矩阵不同长度的叶节点。整个解码过程由控制器控制模块。当隧道llr信号(en_cha_alpha)是有效的,译码器开始一个新的帧加载到解码器,输出码字估计。如果现阶段的结果不立即使用的下一个阶段,它将存储到α_memory或β_memory。

3.2。深深管线式

的深深管线式架构(1024、512)极地代码如图4。点缀着矩形代表了PEs REP128等代表表示操作类型;128年下标代表节点的输入长度。发现矩形代表公羊,用于存储内部结果给后者管线式阶段当当前的结果不立即使用,数据大于16。固体排矩形代表寄存器。两级操作时使用一个特定的数据更接近的数据量很小,寄存器是用来存储数据暂时减少内存控制信号。深深管线式架构设计根据节点激活的解码树,每个节点的本地解码的操作顺序。软件仿真和硬件由368个手术实现330的操作。为了实现高吞吐量,延时较大的阶段。例如,REP128可以分为四个阶段。 The final architecture has 348 stages; thus the decoding delay is 348 clock cycles. Each stage in the pipeline contains one PE.

3.3。内存

为节点在图2,输入数据在解码过程中需要使用两次。首先,它用于计算左子节点;然后利用计算的右子节点。同样,当地的解码结果的节点需要输入到克罗内克积模块获得最终解码的话,它还需要计算本地解码结果它的兄弟节点获得的结果的节点通过操作。内部和需要使用两次在不同的阶段,所以他们需要存储。自的宽度和是不同的,它们分别存储。记忆分为α_memory和β_memory如图4。如果一个节点产生内部数据时钟和使用它们 ,假设 ,它需要 内存单元。当内存单元小于16岁,它可以存储寄存器。否则,我们将使用公羊存储内部的结果。内存的访问时机图所示5,在那里阿迪表示我th地址的内存。很明显,阅读顺序是一样的书写顺序和他们仅仅是不同的d在时钟周期。因此,我们可以使用FIFO来取代RAM。

3.4。处理元素

Fast-SSC解码器的主要PEs表中列出2。F和F_with_front_complement用于计算节点的左子输入激活。G,G-0R,G_without_complement,G_without_front_complement,G_without_latter_complement可以计算右子节点的输入。的C操作用于结合本地解码的结果左和右孩子节点的本地解码活跃节点 。R0-R1,代表,程控,R0_SPC相应的解码操作类型的叶节点,分别。除了330年的操作,有两个其他阶段操作。一个存在于第一阶段,另一个在过去的阶段。第一阶段是用来缓存通道llr和占有一个时钟。本地节点的结果需要乘以G_N矩阵恢复当地的码字。最后组成计算节点后,转换操作G_N需要一个单独的时钟周期。根据以上分析,深入管线式架构共有332阶段。

实现深入管线式架构,我们展开整个译码器。的G-0R,R0-R1,R0-SPC介绍了操作减少的阶段。译码器可以直接积极正确的孩子当左子Rate-0节点;因此可以减少解码延迟和存储容量。此外,为了平衡在所有阶段,降低布线管道堵塞,我们细化F和G操作进F_with_front_complement,G_without_complement,G_without_front_complement,G_without_latter_complement操作输入时大。

3.5。F模块

F操作用于计算左子点了点头。根据(4),符号位通过异或操作,数值位是最小的和 通过比较操作。结构如图6。

3.6。G模块

的G操作计算基于正确的孩子的孩子,离开了的父节点。根据(5),增加了 当 ,减去 当 。结构如图7。

当输入的大小G比256大,高解码延迟会带来。很明显,当输入的长度很长,下一个阶段G通常是F操作。自的复杂性F操作是不足的G操作,平衡两个操作的频率,补充操作G是进入了F操作。优化的架构被描绘成图8。虚线的左右两边是两个阶段的PEs,分别。的补充操作G颜色的灰色执行的下一个阶段。

3.7。C模块

的C模块结合左子和对孩子进行计算的父节点。根据(6),上半年获得的是XOR ,而后者等于一半直接。的结构C模块如图9。

3.8。代表模块

输入端口的数量代表模块4、8、16、32、64。4-input模块基本代表;其他类型可以分解成4-input类型。8-input代表提出的硬件架构图10。当输入的长度代表节点增加时,解码延迟也会增加。提高工作频率,8-input代表分为两个阶段;因此它将使用两个时钟周期。第一阶段将输入数据并生成四个内部补充的结果。第二阶段增加了他们,代表模块输出所有8-inputs数据的结果。硬件体系结构如图10。虚线表示原始8-input代表模块分为两个阶段。

同样,代表其他长度的模块分为不同的阶段。例如,16 - 64,和128 -输入代表模块分为2、3和4个阶段,分别。

3.9。程控模块

为了提高频率,SPC的长度约束节点4,如图11。表示的绝对值 ,和符号()的符号位 。通过比较4 min1模块选择最小的llr操作。min01_flag表示最低的指数和 ,和min23_flag表示最低的指数和 。如果小于min01_flag设置为0;否则min01_flag就是其中之一。如果min01小于min23,选取设置为0;否则选取就是其中之一。D1 ~ D3是由法官决定的模块。例如,如果选取和min01_flag都是0呢D0被设置为一个和其他人都设置为0。如果选取是零和min01_flag是一个,那么D1被设置为一个和其他人都设置为0。

3.10。克罗内克电源模块

的解码结果构成节点需要转换nth-Kronecker权力得到最终结果(9)。克罗内克的架构的代码长度电源模块是8,如图12,在那里表示XOR操作和表示的数据是直接连接。

它可以发现,如果等于零,那么它可以直接为零。如图12,三位XOR操作以红色标注可以删除是零。

3.11。控制器

控制器采用两级模式来生成控制信号。如图13,第一级生成全球控制信号,它分配一个启动信号来确定每个阶段相应的舞台作品。例如,如果stage1_en断言,那么stage1工作;否则,stage1空闲。第二个层次只生成每个阶段的局部控制信号,如地址总线、数据和控制信号的记忆,使栓塞形成后症状(PEs)的信号。

如图14,addr_α_stgae2表示的地址总线α_memory在stage2。当satge2_en添加一个断言,相应的地址。也就是说,存储在一个内部LLRα_memory_stage2。与一级控制器产生控制信号,它可以减少控制器的实现复杂度。

4所示。性能分析

4.1。测试平台

测试Fast-SSC译码器的高吞吐量,我们实现一个基于FPGA的测试平台。整个平台包括生成测试数据完成FPGA与主机降低沟通成本。如图15,该平台由随机数字生成器、CRC校验,极地编码器、BPSK AWGN, Fast-SSC解码器,统计模块。作为PCIe负责主机之间的通信和FPGA平台。与此同时,本文设计一种基于c++的软件平台,硬件测试和软件仿真的结果进行比较。开始时,主机生成随机数种子,高斯噪声种子,测试帧的数量,并开始信号,传送到FPGA。解码完成时,统计模块上传错误帧的数量;那么主机计算出提单和显示测试参数。(1024、512)极地代码,模拟表明,该测试平台需要19.18秒在300兆赫和1.4测试数据10¹⁰位。

4.2。资源消耗

(1024、512)极地译码器实现对阿尔特拉Stratix V 5 sgxea7n2f45c2第四的II 15.0。解码器使用的基于FPGA的资源如表所示3。它可以观察到,该译码器成本更多的内存与其他译码器相比,基于FPGA的6位是用来量化llr部分。然而,它花费更少寄存器与[20.]。译码器的(24),花费更少的资源,因为它没有采用深深管线式架构。

4.3。性能

延迟和吞吐量是极地译码器的主要性能参数。让freq_decode译码器的频率,frame_decoder_clocks表示时钟来解码一帧的数量。延迟和吞吐量计算 本文对极地解码器(1024、512),其工作频率300 mhz所能达到的水平。解码器需要348时钟来解码一帧。由(10)和(11),1.16我们的延迟,吞吐量307.2 gbps。表4比较该译码器与其他极性解码器。在[20.),基于FPGA的深深管线式译码器能够实现吞吐量超过237 Gbps(1024、512)极地代码。译码器的延迟是超过两倍。该解码器的吞吐量是1.3倍。这表明延迟或这个工作是更好的吞吐量比(20.,24,25]。o . Dizdar和大肠Arikan提出了一个深深的管线式极地解码器基于SC解码算法。译码器运行在较低的时钟频率和成本动态功率少。该译码器有三倍延迟但超过119倍,(26]。

5。结论

本文的解码器深深管线式架构提出了基于Fast-SSC解码算法。该译码器能输出1024位在每一个时钟。优化关键路径,PEs分解和重组来平衡两个相邻阶段的延迟。定点非均匀量化方案降低了存储容量和获得良好的解码性能。两级模式提出了减少控制器的复杂性。此外,我们建立一个平台基于FPGA测试其性能。数值结果表明,该译码器可以实现高吞吐量。

数据可用性

使用的数据来支持本研究的发现可以从相应的作者。

的利益冲突

作者宣称没有利益冲突有关的出版。

确认

这项工作是支持部分由中国自然科学基金会(61701284,61701284,61471224),科学。&技术。中国山东省发展基金(2016 zdjs02a11),项目由中国博士后科学基金会(2016 m592216),青岛博士后研究项目(2016125)和SDUST研究基金会(2015 tdjh102)。

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