文摘

物联网(物联网)正迅速融入我们的日常生活中,对高性能读出集成电路的需求(ROIC)传感器阵列设计是提高。摘要提出了一种低功耗、低噪声与14-bit ROIC column-parallel扩展计算(EC)为传感器阵列针对物联网应用adc。拟议中的EC-ADC采用伪微分架构取消并且非线性。模拟前端是一个 阶段,使用current-reuse拓扑来加快跨导和降低噪声不增加电流消耗。上层9-bit转换期间实现集成和剩余电压是由一个位转换斜坡(SS) ADC,比较器的重用。乒乓球积分器提出减少重置时间和改善线性度,消除耗电CTIA结构。0.18的ROIC的设计μm论文CMOS工艺 传感器阵列。功耗的ROIC 33千瓦,每一列ADC消耗40.1μw .仿真结果表明0.89 LSB(1.74的input-referred噪音μVrms),一个完整的非线性+ 0.92/-0.70 LSB, 12.87的第三位,和一辆FoM 131.1陆地/步骤。

1。介绍

智能传感器领域的兴趣与日俱增,设立新的限制实现不同的传感器能够捕捉到各种类型的信号。这些应用程序通常大小限制,同时要求高能源效率和稳定性(1- - - - - -4]。低成本的优势,体积小,和良好的均匀性,非致冷红外焦平面阵列(平面芯片)可以应用在物联网应用中,如成分分析、智能监控、和光谱分析(5- - - - - -12]。

目前,主流平面芯片采用氧化钒(签证官X)[5,6)或非晶硅(αsi)微型测辐射热仪7,8),或硅二极管作为热敏的传感器(9,10]。与签证官X/α如果微型测辐射热仪、硅二极管制造单晶硅和CMOS工艺兼容的优点,噪音低、高均匀性和巨大的潜力减少像素大小(11]。然而,硅二极管的温度敏感性低于签证官X/α如果微型测辐射热仪,导致小信号电压(12]。因此,读出集成电路的噪声(ROIC)将有更严重的影响,需要实现高信噪比降低。增加功耗更低的噪声是一种常见的方法。但对衬底温度传感器平面芯片的敏感,这意味着减少功耗的ROIC最小化温度漂移是重要的。此外,小型化和便携式发展趋势对功耗也提出了严格的要求。此外,ROIC需要达到合理的线性减少固定的背景噪音13]。总之,硅二极管的ROIC平面芯片需要实现低噪声和良好的线性下高功率效率。

为了满足这些需求,集成模拟-数字转换器(ADC)起着关键的作用。近年来,扩展的计算(EC) ADC了作为一个优秀的候选人在各种大规模传感器阵列roic的ADC的解决方案(14- - - - - -18]。相比其他类型的ADC如连续近似注册(SAR) ADC, delta-sigma (Δ- - - - - -Σ)ADC, SS-ADC EC-ADC位深度之间实现了很好的平衡,转换速度和面积。EC-ADCs实现粗A / D转换通过多个重置操作1/1.5-bit反馈数模转换器(DAC)折叠集成(FI)期间。然后模拟渣是量化欧共体时期。这种组合可以最大化的集成时间,从而减少噪声同时增强位深度与更好的功率效率。然而,改善线性度和提供source-and-sink集成目前在集成期间,一个电容跨阻抗放大器(CTIA)通常需要积分器。CTIA块耗电实现高转换速率和带宽。在[15),一个折叠共源共栅运算放大器(放大器),采用增益增强改善CTIA的线性,而功耗太高大规模传感器阵列的应用程序。在[16),提出了一种电流补偿技术提供补偿电流在FI时期,从而缓解功率预算。但额外的介绍了高频时钟产生抖动噪声,增加设计复杂度和数字串扰。一些CTIA-less架构也被报道。在[17),一个被动的积分器包括电容器和注射晶体管用于代替耗电CTIA结构。然而,输入信号范围是单向,削弱输入信号swing和信噪比(信噪比)。此外,有重置时间重置操作期间造成的集成,这将进一步降低精度和线性度18]。

在本文中,一个低功率ROIC 14-bit列EC-ADCs目标 硅二极管非冷却平面芯片在50 Hz提出了帧速率。FI ADC和斜坡(SS) ADC结合上9-bit和下位的转换,分别。模拟前端, 阶段是主要的能耗和噪音来源。我们采用伪微分current-reuse结构来提高跨导和低噪声不增加当前的消费。被动乒乓球积分器与缓冲体系结构包括两个切换电容器直接喷射(BDI)结构提出了代替耗电CTIA,节约能源,同时保持高线性度。比较器的正反馈(PFB)技术是共享FI和SS-ADC减少功耗和电路的复杂性。拟议的ROIC功率效率之间达到很好的平衡,分辨率,和噪音性能。其余本文组织如下。ROIC系统体系结构,包括系统概述,线路图,其工作原理是描述的部分2。详细的电路设计,提出了噪声和线性分析的部分3。芯片布局和postsimulation结果部分4。部分5本文总结道。

2。提出EC-ADC-Based ROIC架构

2.1。ROIC结构概述

图1显示了一个概念提出的ROIC的框图。每个列ADC由10位(包括一个冗余位)FI ADC和一位SS-ADC。在步骤1中,FI ADC将差动电压转换为当前和实现粗A / D转换过程charging-and-resetting FI期间。重置或折叠时间积分电流并记录成正比计数器。在步骤2中,集成停止, 开始缓降,由SS-ADC残留电压进一步量化。上10位和下位然后发出连续生成最终的转换结果。


图1
概念提出的ROIC的框图。

的线路图提出EC-ADC-based ROIC及其信号流图所示2。这个电路是一个伪微分图的实现1。在这个方案中,六个硅二极管偏置恒流连接在系列热敏的传感器,和二极管电压随温度改变。当辐射到达时,像素变化的温度敏感而盲目的像素是不受影响的温度。因此,逐行差动电压测量和量化。减少二极管的空间不均匀性,采用片上校准(OCC)提供校准模电压 到 阶段。OCC块是一个低噪声6-bit DAC,噪音小于1μVrms(0.5 LSB)。拟议的ROIC采用伪微分拓扑可以减少相对量化步长,取消共模干扰如衬底温度变化,通过减去并且提高线性失真。每一列读出电路包括一个 阶段,一个微分EC-ADC。EC-ADC使用乒乓球积分器代替CTIA结构来降低功耗,同时保持良好的线性。BDI结构,由PMOS晶体管和反馈放大器,用来提供高电流注入效率和稳定电压的输出 阶段。


图2
线路图的ROIC及其信号流在一个列。

图3显示了建议的ROIC的时序图。在 - - - - - -th行期间,autozero操作后,感应之间的电压差,盲目的像素转换为电流差动集成。 明星加大在集成,积分器采用乒乓结构。当一个电容器连接到集成比较器,另一种是重置 。每一次 达到阈值电压 ,比较器是触发开关 和 。集成和重置可以减少重置时间之间的这种转换和改善线性度,这将进一步解释部分3所示。3。当 和 关闭,停止集成和残留电压 。然后, 打开, 开始缓降 来 ,和比较器翻转 到达 。请注意, , ,和 有不同的操作时间,以避免误触发,减少电荷注入的影响。最后,最高有效位和lsb和读出连续通过寄存器。


图3
拟议的ROIC的时序图。

在这个设计中,微分 阶段是直接连接到二极管提供高输入阻抗的电压信号,这对于更好的硬件可以消除前置放大器的效率。FI ADC具有一个冗余位和执行转换而集成,可以增加积分时间来达到更好的噪声性能与conversion-after-integration方法。细的斜坡电压转换是由一个全球共享的斜坡发生器整个数组。比较器也之间共享FI和SS-ADC进一步节约能源和减少系统的复杂性。

2.2。电路噪声分析

本节将重点介绍列读出电路的噪声分析和优化。由于列ADC是直接连接到二极管传感器,它是最方便的计算总噪声input-referred噪音。减少电路噪声的影响在整个图像系统,有必要减少电路噪声低的水平,例如,小于1 LSB均方根(RMS)噪声下14-bit决议。来自于电路噪声的贡献 阶段(包括热和闪烁噪声),重置kTC噪声和比较器( ),和带宽需要集成的1/2 (19]。input-referred噪声的贡献 可以表示为 在哪里 选择避免分歧吗 和等于1/4nt框架,在那里 是被采样帧的数量(20.]。噪音电荷积累的集成商kTC和比较器 和 ,分别在哪里 是折叠集成期间触发器的数量( )。这噪音除以 等于噪声电流。然后,input-referred从kTC噪声,给出了比较器 在哪里 玻尔兹曼常数和吗 电路是绝对温度。在这个设计中, 在几十兆欧的顺序, 与数百名西门子的顺序。一般来说, 项是相当大的,这意味着(2)比(小得多1)和 阶段的主要噪声源电路。根据(1)和(2),增加 是非常重要的对于降低整个电路噪声。

3所示。电路设计

3.1。伪微分 阶段

实现更高的噪声的效率 阶段,采用current-reuse拓扑,也称为inverter-based结构,如图4。PMOS和NMOS input-pairs堆积双跨导不增加能耗。而不是添加额外的电流源输出端口,如图5,提出设计包含了偏压的来源 阶段,进而增加 。因此,热噪声 阶段是减少和噪音(2)也抑制。input-pairs的面积与传统结构相比翻了一倍,这也进一步抑制闪烁噪声根据(1)。源电阻 利用通过负反馈改善线性度。


图4
提出current-reuse的电路示意图 阶段,将外部电流源增加跨导。

图5
传统的 与额外的偏压电流源。

在图4, μ一个, μ一个, μa . PMOS和NMOS晶体管的输入对大小的2.56毫米/ 0.5μm和2.56毫米/ 1μm,分别。的电阻 是4 kΩ。集成电流( )之间的区别是 和 。的方向 在集成过程中被不断流出。在这个伪微分设计,16个mVP(32号页)的信号 , 有摇摆不定的±1.75μ在2.5μ共模电流,翻译成±70%以下EC-ADC频率摆动范围。

3.2。乒乓球积分器和非线性分析

粗转换期间,集成电流转换成频率信号,记录在柜台。每一次的节点 达到阈值电压 ,比较器将激活 复位为 。在这charging-and-resetting过程中,电荷的数量 集成电容器上堆积在一个转换周期是表示如下: 在哪里 触发器的数量, 重置时间, = ( )。理想情况下,数据包 用于量化信号电荷 ,信号电荷之间的关系和计算数字写成 ,在哪里 是理想的重置时间如果没有重置时间和剩余电压。然而,如图5(b)的存在 和 引起非线性。FI期间,非线性量化的数字 可以计算如下:

一个近似是由(4),因为 通常是大于多少 和 进一步处理的SS-ADC在这个工作。一个50赫兹 数组, 设置为40μ年代。包 由输入范围和ADC的分辨率和决定将约0.52在这个设计。根据(5), 是正相关的 和 ,这意味着非线性集成电流和复位时间将会增加。

在传统复位操作,如图6(一)重置时间 由三个部分组成:之间的时间什么时候 到达 和打开复位开关( 1),充电时间 ( ),和之间的时间充电结束并关闭复位开关( )。 到另一个时期(才会开始上升 )过去了,这段时间信号电流的增大而增大18]。降低比较器的传播延迟可以缩短调整时间,但这需要更高的功耗。此外,在传统的复位操作, 和 是必要的时间允许 完全复位,必须保持一个合理的长度。

(一)
(一)
(b)
(b)
(c)
(c)
(d)
(d)
图6
插图的时间图(一)传统的复位操作和(b)提出了乒乓球复位操作。的比较(c)重置时间和(d)之间INL性能提出了乒乓球结构和传统结构在相同功耗。

解决上述问题,采用乒乓架构减少重置时间不增加能耗。与传统结构不同, 和 将打开或者什么时候 达到阈值电压 。由于电容器重置操作完成之前连接到比较器,充电时间 和重新启动延迟 由于关闭复位开关在传统结构消除,如图6 (b)。的时间节点 稳定( )小于200 ps,小于多少 在传统结构。此外,正如没有充电时间限制在拟议的乒乓球体系结构中, 也可以进一步降低。因此,总复位时间 减少了很多。图6 (c)显示的比较 提出与传统结构的相同的功耗。它可以观察到 与提议大幅减少乒乓操作,导致更高的线性。图6 (d)显示了线性比较。积分非线性(INL)减少+ 2.45/-4.75 + 0.92/-0.70 LSB LSB,这进一步证明了该设计的有效性。

集成电容器 实现与645 - ff MIM电容器,它是大小吗 μ30米/μm。开关 是大小的最小值,以减少不必要的电荷注入。使用CTIA结构也可以实现高线性度,但功耗会增加的μW因为CTIA需要提供集成电流。在这个设计中,每个反馈放大器仅消耗100 nA。一般来说,该乒乓球积分器大大减少了能耗,同时保持高线性度。

虽然两个电容器之间的不匹配提出了乒乓球积分器可能会引入额外的非线性,这个非线性非常有限。在考虑不匹配时,电容 和 ,分别。每两个复位操作的注入电荷是( ),这是独立的不匹配。只有最后复位操作介绍非线性电容失配是0.5%的三个σ根据铸造提供的统计模型。这0.5%不匹配导致 LSB非线性的提议上9-bit和下位EC-ADC。蒙特卡罗仿真结果给出的部分4核查。

3.3。比较器PFB技术

减少传播延迟( )在乒乓球复位操作,比较器时需要快速反应 达到阈值电压。图7说明了该比较器与积极的反馈(PFB)电路。当 和集成开始下降, 低于 , 是带电的 ,和 打开时 和 关闭,减少第二阶段的泄漏电流。当 上升,达到 , 打开,种族之间 和 避免;因此, 下降得更快。的反馈路径 的门也加速下降 。因此,比较器的延迟降低。当 下降到零, 变高, 复位为 乒乓球积分器。注意,当 很低, 将通过延迟路径(打开后 复位为 ),和 会拉回吗 。预先充电后 , 通过延迟路径将再次关闭,和一个操作周期就完成了。拟议中的PFB电路可以减少延迟和比较器的静态功耗。在这个设计中,比较器的地面分离 和 减少地面相声。如图8,最大电流消耗小于1.14μa和比较器时消耗较少电能触发器的数量低。


图7
比较器结构与正反馈电路。

图8
变化的比较器电流不同数量的触发器。

4所示。Postlayout仿真结果

数据9和10显示的框图和布局 硅二极管非冷却平面芯片芯片,分别。拟议的ROIC是0.18年设计的μm论文CMOS工艺。晶片大小 。盲目的像素和斜坡发生器放置在左边而行选择器和定时控制电路在右边减少数字串扰。的一部分input-pairs(无标签) 阶段已经被放置在像素,缩短模拟路径。图11显示了功耗分解,提出的总功耗ROIC 33千瓦,每列和ADC消耗40.1μW(包括 和EC-ADC)。作为前端, 占据很大一部分的整体功率预算减少噪音。的功耗 阶段可以减少噪声和线性性能退化为代价的。图12显示了FFT频谱4.639 kHz 32 mV页正弦信号输入信号下25 k / s采样率。信噪比,SFDR SNDR,第三是88.56 dB, 84.03 dB, 79.21 dB,分别和12.87位。图13显示了蒙特卡罗分析第三。12.61最小和平均第三位和12.74位。INL 15-run提出ROIC的蒙特卡罗模拟呈现在图14。内的所有曲线+ 1.49/-1.41 LSB,典型的INL + 0.92/-0.70 LSB。最大的平均和标准偏差| INL |是1.23/0.22 LSB,这表明不匹配的影响是有限的。图15显示input-referred RMS噪声在不同ADC的输出代码;计算每个点的标准差128年瞬态噪声仿真样本。重置(kTC)噪音增加与触发器的数量,而主要噪声源 阶段。受益于低噪声设计的 阶段,RMS噪音保持在1.74μV (0.89 LSB)。


图9
框图芯片的核心。

图10
芯片布局。

图11
电力消耗分解平均每列。

图12
在postsimulation FFT频谱。

图13
第三在蒙特卡罗postsimulation表现。

图14
蒙特卡罗postsimulation INL的性能。

图15
在postsimulation Input-referred噪声的性能。

拟议的ROIC的性能是总结表1。总功耗33千瓦,包括列ADC和ADC外围电路。表2介绍了性能比较与先前的作品。各种数据的优点(FoM)计算电路能源效率的一个公平的性能比较。 和 用于评估ROIC的性能,然后呢 是用来代表列ADC的性能。不同fom,这项工作显示技术发展水平水平性能: 131.1 fJ /步骤中, 2.15新泽西 214.3 fJ /步骤。关于 , ,INL,第三,这项工作表明竞争性能相比其他作品。可以看出,提出的ROIC效率更多的权力,同时保持高线性度和噪声性能。

表1
ROIC性能总结。
表2
比较与先前的作品。

5。结论

为了满足能源效率和图像质量的红外成像系统应用于物联网系统,提出了一种低功耗与列级EC-ADCs ROIC。该电路可以应用于数字读出申请大规模的传感器阵列,如未冷却的平面芯片和CMOS图像传感器。基于current-reuse拓扑电路噪声分析,已被用作 阶段提高跨导和提高功率噪声效率。EC-ADC采用伪微分结构以减少失真。根据非线性分析,一个被动的乒乓球积分器结构提出了改进线性通过减少重置时间。此外,该比较器之间共享的粗和细转换降低电路复杂度和功耗。比较器采用正反馈电路来提高速度,同时减少静态功耗。执行一个公平的性能比较与先前的作品,不同种类的FoM计算评价ROIC功率效率。根据postsimulation结果,提出ROIC达到12.87的第三位,1.74的input-referred噪音μVrms(0.89 LSB) 131.1 fJ /步骤的 2.15新泽西, 214.3 fJ /步骤,这符合噪音低、精度高,在物联网传感器读出估计需求的应用程序。

数据可用性

和/或使用的数据集分析在当前研究可从相应的作者以合理的要求。

的利益冲突

作者宣称没有利益冲突。

确认

这项工作得到了国家自然科学基金(61973008号和61976009号)和中国国家重点研发项目(2018号yfb2002403)。