文摘

介绍了一个小的区域,低功耗delta-sigma DAC能够支持电力线载波通信。为了实现128年的过采样率,一个三级级联半分数段过滤器是利用。一个优化的土豆泥 调制器是用来避免不稳定引起的高阶塑造和减少区域在同一时间。postanalog重建包括一个开关电容DAC (SC DAC)和4-tap FIR / IIR混合滤波器,它不仅满足低功耗的要求,也促进了带外信噪比。最终的芯片是在55纳米CMOS工艺制作的,占据了0.08毫米2,消耗1.5兆瓦的模拟在2.5 V电源。仿真结果表明,动态范围为85.7分贝,而带外信噪比为40.5分贝。

1。介绍

智能电网是一种新型的电网物理网格的基础上,结合现代先进的计算机技术,信息技术,传感器测量,和其他技术。不同于过去传统的电网,今天的电网并不局限于单向收集和有自己的网络功能,可以实现所有的互连和智能用电的智能生活。例如,在电力线载波通信(PLC)技术,可以使用电线将权力分配给消费者和传输数据。在PLC模拟前端发射机,数模转换器(DAC)负责将数字基带信号转换为模拟信号加载到电网。低功率和高分辨率的PLC的DAC。

虽然增加功能和减少大小,延长电池的使用寿命一直是智能设备的重点设计工程师多年来(1]。低功耗、面积小和高集成的关键是设计的超大规模集成(VLSI)。 DAC广泛应用于便携式设备和智能电网设备由于其低速、高精度、高集成度、低成本的特点。

delta-sigma DAC的本文中介绍了一个综合考虑性能、功耗和面积在数字和模拟电路设计。在数字差分滤波器部分,三级半分数段过滤器(住宅)级联用于减少过滤阶段。与此同时,一个优化的土豆泥 调制器是用来实现相同的信噪比,同时避免冗余匹配电路和进一步降低该地区。此外,在随后的模拟重建部分,SC DAC用于集成4-tap FIR / IIR混合滤波器结构,它不仅满足低功耗的要求也提高了带外信噪比(2]。

2。材料和方法

2.1。提出了 DAC结构

的 DAC由数字前端模块和模拟重建一个。数字前端模块包括一个128 x插值滤波器,坚固的土豆泥2:1 delta-sigma调制器(DSM)和动态元件匹配(民主党);模拟重建模块包括SC DAC和4-tap FIR-IIR混合预滤器。图1的架构图 DAC。输入是一个24位PCM数字信号,其采样频率 。首先,信号采样过量使用的插值滤波器128次;然后,优化饲料2 - 1 DSM执行噪声形成的信号,推动高频率的噪音,同时将高位数字流转换为低位(4比特)9阶数字流;然后,DEM算法会破坏它的编码比特温度计来减少单位后续SC DAC的电容失配;最后,SC DAC实现数模转换函数,以及随后过滤器带外噪声。


图1
Delta-sigma DAC图。
2.1.1。内插滤波器

考虑到线性相位,有限脉冲响应(杉木)过滤器是利用,而不是无限脉冲响应(IIR)过滤器3]。前者的优点是简单,可行性高。为了进一步缩小面积,本设计采用半分数段过滤器(住宅),一种冷杉,小乘法滤波器系数的特点和系数对称,和一半的系数为0。

图2显示了插值滤波器的图。插值滤波器采用三级住宅级联结构。前两个阶段实现OSR(过采样率)的最后一个阶段是一个取样保持的电路,这就增加了128倍过采样率。表1总结了三级住宅的技术指标。


图2
插值滤波器图。
表1
技术指标的三层住宅。
2.1.2。坚固的土豆泥Delta-Sigma调制器

本设计采用坚固的土豆泥DSM。输入是25位,而输出是9。一般来说,它是一种有效的方法提高信噪比(信噪比)和高阶循环过滤器在DSM。然而,秩序,越高越稳定,越困难的工程实现4]。作者(5)提出了多级噪声整形调制器(土豆泥DSM)。它通过测量消除了高阶调节器的稳定性问题和减法在多个水平。然而,的 ADC,麦芽浆结构之间的匹配问题(模拟和数字部分6]。考虑 DAC,还有一个准确性和区域之间的权衡。解决上述缺点,学者们相继提出并研究了坚固的土豆泥 调制器(6- - - - - -9]。简而言之,比单级结构,坚固的土豆泥DSM更加稳定和适合多位数量子化。此外,与饲料结构相比,第二阶段的输出耦合回第一个取消循环没有额外的逻辑,从而减少该地区。

图3显示了坚固的土豆泥2:1 DSM的体系结构。顾名思义,DSM分为两个阶段。第一阶段采用回路滤波器的二阶cascade-of-resonators反馈形式(CRFB)和优化带内零产生两个复杂的零位于20千赫2),进一步提高信噪比;第二阶段是一个一阶函数。信号传递函数(31)和噪声传递函数(NTF)第一阶段如下:


图3
坚固的土豆泥2:1 DSM架构。

的底座和NTF第二阶段如下:

整体DSM的方程如下:

和 分别是DSM的输入和输出。 , ,和 底座,NTF,量化误差的吗 - - - - - -th阶段,分别 在第一阶段的反馈系数(实际值是什么 )。

将方程(1)- (4)方程(5),一级量化噪声(E1)可以消除,只留下第二级量化噪声(E2),所以整个DSM底座和NTF公式如下:

DSM的最后一个模块,即 ,引发一个极 减弱高频噪声和闲置的声音10]。MATLAB的SIMULINK工具被用来模拟DSM,与输入信号是1千赫采样 。图4显示了DSM模拟谱。


图4
DSM模拟谱。

这表明有一个缺口 ( )和20千赫( )。前者是由于的功能( )DSM紧随其后,而后者是由零在DSM优化第一阶段。仿真结果与前面的理论相一致。

2.1.3。民主党

从DSM多位数使用量化,需要后续多位数DAC数模转换。由于工艺限制,单位电容不能完全匹配;也就是说,有不可避免的非线性问题。除了工厂校准(如激光微调)和模拟校正(4),一个更具成本效益的方式是数字校正。DEM算法通常被应用于数字校正。民主党用随机选择算法单元设备尽可能均等和不匹配错误转换成白噪声(11]。数据加权平均(DWA)是民主党的一阶误差形成算法,及其工作机制是旋转的选择。

的一个例子8-element DWA算法如图5。假设选择序列 ,和每个元素被选中周期性。根据高频时钟,错误的累积平均接近0。即被推到高频低频适应错误。除了一阶误差形成算法,许多研究者提出了二阶或高阶形成算法,如基于矢量误差形成(12- - - - - -14和树基于结构的高阶误差形成15]。由于其复杂的电路结构和稳定性问题,高阶塑造不纳入我们的考虑,尽管它有更好的噪声成形性能比一阶。


图5
DWA算法图 。

数字前端输出频谱,没有不匹配,不匹配没有DWA 0.5%,和0.5%与DWA错位,如图6。仿真工具MATLAB仿真软件。为了更好的区分不同的曲线,0.5%的不匹配曲线加工了一个日志光滑函数平均功率,减少方差(4]。下0.5%的不匹配,信噪比是没有DWA 65分贝,而信噪比DWA只有20 dB低于理想的信噪比,符合设计要求。


图6
数字前端输出频谱,没有不匹配,不匹配没有DWA 0.5%, 0.5%与DWA不匹配。
2.1.4。模拟重建模块

正如前面提到的,最终的输出的DSM是一个9阶位流;因此,需要低位DAC实现数模转换功能。同时,因为DSM介绍很多高频噪音,poststage过滤器包含净化信号。这个设计的主要目的是低功耗和小区域,所以直接电荷转移开关电容器采用DAC (DCT-SC DAC) (11,16]。与电流舵DAC相比,DCT-SC DAC更麻木不仁的时钟抖动和更低的能耗。此外,这种结构允许混合FIR和IIR滤波,可以显著降低带外噪声。为了获得一个更大的带外信噪比( ),作者在2)扩展冷杉挖掘的基础上(16]。的模拟重建模块设计SCT-SC DAC,整合4-tap FIR / IIR混合过滤功能。

图7是一个模拟重建模块的框图。有四组不同的单元电容器阵列。输入是温度计的代码后,民主党炒共有16位(8位逻辑不是),控制不同的开关(SW)。输入代码顺序所延迟单元时钟,控制不同的组织功能的交换机4-tap冷杉过滤(2]。阶段1 ( ),所有单元电容器( , , ,和 )采样(充电或放电)。在第二阶段( ),是所有潜在的电容并联 和直接发生电荷转移。由于放大器不提供驱动电流、功耗大大降低,放大器的设计不会很棘手。与全微分运算放大器输入和单端输出用于小面积的缘故。混合动力的传输方程4-tap FIR / IIR如下:


图7
模拟重建模块的框图。

在这个设计中, , , , ,和 。的频率响应曲线与MATLAB仿真,混合4-tap FIR / IIR传递函数图所示8。从图可以看出,曲线级距 和 ,和它的截止频率 ,这大大减少了 虽然不影响带内信号。


图8
4-tap FIR / IIR频率响应曲线。
2.2。仿真和结果

本设计采用称为数模混合仿真的模拟方法,与风投(数字前端部分)和FINESIM(理想的ADC和模拟部分)工具,验证和分析整个DAC系统。DSDAC混合仿真的框图结构如图9。输入模拟信号频率是1.03359千赫(FFT点数是216,和信号频率是完全位于一个FFT的垃圾箱,可有效避免频谱泄漏(4]),采样频率是44.1 kHz。我们用Verilog语言构建一个理想的24位ADC协助模拟。synthesizable行为Verilog作为仿真模型的数字前端部分,和XRC香料网表用作模拟仿真模型。


图9
DSDAC混合模拟结构。

瞬态模拟的数据输出到一个文件 时间间隔。然后,我们将文件导入MATLAB进行频谱分析,FFT点数是216。图10提出了一种带内输出谱1 kHz完整的输入信号振幅。信噪比是63.2 dB。1 kHz 6 dB的带内频谱输出输入信号(6 dBFS)如图11和信噪比是66.7分贝。图12是-60千赫的带内输出频谱dBFS输入信号,信噪比是25.7 dB。音响设备,动态范围(博士)通常是计算信噪比的1 kHz -60 dBFS [16]。因此,动态范围为85.7分贝。图13显示带外的输出频谱,当输入信号与0 dBFS 1 kHz。它可以看到从图的 为40.5分贝。可能和信号有两个级距 和 ,与前面一致4-tap FIR / IIR混合滤波器传递函数频谱响应结果。


图10
带内输出1 kHz 0 dBFS输入信号的频谱。

图11
带内输出1 kHz 6 dBFS输入信号的频谱。

图12
带内输出-60 kHz dBFS输入信号的频谱。

图13
带外输出1 kHz 0 dBFS输入信号的频谱。

表2总结了DSDAC的模拟性能。由于谐波的限制,实际峰值信噪比的性能并不理想。抖动可以添加到DSM避免闲置音调在后续实验的干扰(2,3]。

表2
DSDAC性能总结。

芯片是基于55纳米CMOS技术。数字和模拟部分由1.2 V和2.5 V,分别。最后,集成到DSDAC SoC芯片(系统),和AXI-Lite总线用于交互式控制。图14显示模拟部分的布局。模拟部分的总面积 。


图14
模拟部分的布局。

3所示。结论

考虑的耐力和集成应用,如智能电网和便携式电子设备,本文设计和实现了一个小的区域,低功耗 DAC。小面积而言,我们关注数字前端部分,使用三级级联DSM优化住宅和一个坚固的饲料结构;在低功耗方面,主要的优化模拟重建部分是使用SC DAC和4-tap FIR / IIR混合预滤器。它不仅提高了 但也降低了功耗。模拟区域只有0.08毫米2在55纳米CMOS工艺。电路仿真表明,85.7 dB,博士 40.5 dB,模拟能耗为1.5兆瓦。适用于高效、低成本的信息传输系统在电力领域。

数据可用性

繁殖所需的原始/处理数据不能共享这一研究获得的结果在这个时候,因为他们是在一个正在进行的研究中使用。

的利益冲突

作者宣称没有利益冲突。

确认

这项工作是由中国国家重点研发项目(2020 yfb0906000 2020 yfb0906001)。