2 gsp时,8位折叠插值ADC和前景在90纳米CMOS技术校准

文摘

单通道2 gsp时,8位折叠和插值(f i)模拟-数字转换器(ADC)的前景校准台积电90纳米CMOS技术提出了。ADC采用级联折叠,包含了一个放大器级间取样保持的两个阶段之间的折叠电路提高量化。一个主从track-and-hold放大器(那)引导开关作为前端电路来提高ADC的性能。前台数字辅助校准也被用来纠正这个错误的零交点电路造成的偏移量,从而提高ADC的线性。整个ADC芯片面积包括垫是930μm×930μm。Postsimulation结果证明,在一个供应1.2伏,210兆瓦的电力消耗。的采样率2 gsp时,信号噪声和失真率(SNDR)是45.93 dB尼奎斯特输入信号。

1。介绍

高速(gsp), media-resolution (6 ~ 8 b),和低功耗数模转换器(adc)是必不可少的在实现高速通信系统、测试设备、雷达和射电天文学系统。例如,millimeter-wave-based无线个人区域网(WPAN)允许非常高数据率的应用程序(> 2 Gbps)。Multi-GSps和5 ~ 8位adc是高度要求和基本在这些系统1]。另一个例子是,高速adc的核心元素是数字示波器;他们通常有超过8位的分辨率和采样率超过1 gsp时,甚至20 gsp时(2]。然而,增加设备不匹配,减少供应电压、功耗和过度防止单通道电流gsp时CMOS转换器扩大到8位。Flash和折叠adc gsp时应用程序的主要候选人由于其高转换速度和低延迟。虽然flash架构用于adc速度最高,患有严重的缺点,它需要比较器的的决议,这将导致大量面积和功率损失开始在8 b级。因此,管线式折叠和插值(外:我)一直在采用我们提出的设计2 gsp时,8位ADC。

对于中、高分辨率adc,折叠的因素和插值因子应该大比较器和折叠放大器可以消除的因素和,分别。然而,它是不合适的,实现大型折叠和插值系数在一个单一的阶段。因此,应采取级联折叠和插值。提出设计,折叠和插值因素被选择和平衡系统领域,速度和性能。级间取样保持的放大器(沙斯党)采用提高量化。前景数字辅助校准也采用提高ADC的性能造成的设备不匹配,增益误差的影响,以及其他不理想的因素,同时它使用小尺寸的晶体管为了维持它的速度优势。

剩下的纸是组织如下。在下一节中,ADC的关键电路和数字校准将;部分3显示了布局和系统设计的仿真结果。结论将在部分4在上一节,并确认。

2。拟议的ADC电路

该ADC是单通道电路如图1。上部是主电路和下部分是校准电路。主电路的粗和细频道从前端track-and-hold量化信号放大器(那),分别提供量化信号的8 D触发器(DFFs)来得到最终的结果。优良的渠道比粗频道要复杂得多。它由19个前置放大器(1冗余),两个外:我阶段的第一阶段(6折的因素和插值因子;4第二阶段与折叠的因素和插值因子),12-interstage沙提高量化时间,32比较器,32-spark代码消除电路、编码电路。粗通道由6前置放大器,6比较器,7 DFFs,粗糙的编码。还有一个同步电路,以确保结果是正确的。

下的是校准电路,它包括逻辑控制、柜台、DFF数组,和数模转换器(dac)。这将是在部分作进一步的解释2.4。

2.1。前端电子学

对兆赫采样率的操作,是首选的前端电子学,因为它可以提高ADC的动态性能。通过控股在数字化模拟样本的静态,那很大程度上消除错误引起的倾斜钟交付大量比较器,相互依赖非线性,孔径抖动(7]。

那需要开环设计的架构,因为它呈现在图2。采用引导开关作为其平衡的电阻与输入电压,从而改善那是线性。同时,超速档电压大于正常MOS开关,所以平衡的阻力较小,采样率可以提高。

THA的设计应该在2 gsp时,有超过8位的决议,一个奴隶那设计大师后那,如图2。奴隶那追踪和持有的信号主那。作为奴隶的输入信号那不如原来的输入信号,不同的线性要求奴隶阶段比主人更容易实现阶段。那获得大量带宽,奴隶阶段也需要引导开关,但更容易比它的主人。

仿真结果表明,主从具有良好的性能。2 GHz的时钟,其SNDR表现为不同的输入信号频率如图3。仿真结果证明那的信号噪声和失真率(SNDR)比61.5 dB直到奈奎斯特频率输入。

2.2。折叠和插值网络

模拟预处理,外:我建筑可以更好的平衡ADC的区域,权力,和性能。前置放大器阵列生成最初的零交点点,但他们是远远不够的。我们可以看到在图1,两级联外:我是这个设计的级间沙之间的电路。这两个阶段是相似的,这样他们就可以一起讨论。外:我网络的帮助下,足够的零交点时将生成系统领域和功率远小于其闪光。

第一次折叠电路设计的关键因素是,它应该有足够的带宽,以确保信号可以在有限的时间内解决特别是超高速adc。第二,它应该有一定的增益抑制下一阶段的抵消。第三,其偏移量应控制在一个有限的数量。

图4外:我提出网络。是输入微分对折叠的因素是3。和有两个角色,使信号从输入。其次,随着三个MOSFET的排水连接,其输出电容是非常大的。小尺寸的和,折叠电路的带宽可以增加。折叠的AC仿真电路如图5。增益是5.382 dB及其−3 dB带宽接近4.9 GHz,适合ADC。

2.3。代码消除火花和闩锁电路

好频道,骑车温度计产生代码应该在比较器阵列和编码为数字输出。flash一样,因为流程不匹配和比较器的亚稳定性,持续1会有一些0之间;这就是所谓的火花代码或泡沫。火花的代码会导致adc量化误差,无论什么样的编码。

在[8),rom-coding的优缺点和应用的比较。根据其结论,rom-coding这个设计。第一温度计码应该翻译成1-of-n代码,作为二阶火花代码可以被忽视的可能性比一阶火花代码;通常三个输入与门将用于消除火花代码。同时,rom-coding之前,应该添加一个门闩阶段。如果不是,会有错误的延迟不同的模块可以是不同的。在这个设计中,需要32个门闩,他们会占据大量的面积和功耗。

保存区和力量,创建一个新的四个输入和门,而不是三个输入与门,如图6。三个输入是一样的三个输入和门;添加第四个输入时钟信号信号门闩。仿真结果表明,四个输入与门可以消除火花代码同时锁信号同时使用更少的区域和力量。

2.4。前台校验电路

随着CMOS技术扩展,可以构建速度和低功率数字电路。然而,由于电源电压越低,较小的固有利益,晶体管和严重不匹配,模拟电路不好处其数字对应。因此使用数字电路来提高模拟性能变得越来越迷人。这里前台数字辅助标定校准提出了零交点点错误,从而提高折叠和插值ADC的性能。虽然背景校正似乎更好,因为它不会影响主电路,采用这种设计前景校准。在这里列出的原因:(1)背景校正要复杂得多,需要更多的面积和功耗;(2)折叠和插值ADC,其偏移量对温度变化不敏感,环境。在[3),测试结果表明,INL的ADC几乎改变了自从50小时内启动。此外,在9),作者表明,10位ADC折叠,从0到100度的温度变化,SNDR变化是只有0.9 dB。图7提出了前景图数字辅助校准电路和主电路连接。

校准发生时启动。前置放大器的偏置、折叠和插值网络和比较器阵列将测量并存储在DFF数组。ADC进入正常运行时,电压存储在DFF数组将穿过dac模拟和补偿ADC的偏移量。

校准电路包含以下重要的模块:(1)校准时钟产生电路:接收校准触发和控制整个校准过程。电路的关键是生成的16个校准脉冲应该没有任何重叠。(2)位计数器:可以添加或减去根据比较结果得到正确的数字补偿代码。校准电路的核心。(3)DFF数组:DFF数组可用于存储数字形式的补偿电压。作为前置放大器的一个通道校准需要五DFFs,正如上面提到的,有16个通道需要校准,这里总共有80 DFFs用于。(4)dac的数模转换器(dac):用来存储数字形式抵消转化为模拟和补偿的实际偏移ADC。在这里,简单的二元电流DAC采用减少功率和面积。

在仿真中,一个十六前置放大器的微分渠道都是不同的。从图8可以看出,英吉利海峡进入250年校准ns。因为不匹配,起初微分前置放大器的输出大于150 mV,校准结束后,输出趋于0,比较器的输出0和1之间变化。这个DFF数组的存储抵消10101年到10110年之间,如图9。仿真结果表明,校准电路工作。

3所示。ADC的布局和仿真结果

台积电90海里的ADC设计CMOS技术。布局呈现在图10。它的面积是930μ米930年μ采样率的m。2 gsp时,奈奎斯特频率输入信号,FFT结果表明,有效的比特数(第三)是7.338,呈现在图11。输入信号频率小于1 GHz, SNDR比45.93分贝,这表明,ADC具有良好的动态性能。

ADC的性能和比较与其他出版的展示在表1。

4所示。结论

在这篇文章中,一个单通道2 gsp时,8位外:我ADC与台积电90海里CMOS技术前景校准。ADC采用级联折叠,前景数字辅助校准正确的零交点误差点偏移引起的电路。整个ADC芯片面积包括垫是930μm×930μm。Postsimulation结果证明,在一个供应1.2伏,210兆瓦的电力消耗。的采样率2 gsp时,SNDR是奈奎斯特输入45.93 dB。

相互竞争的利益

作者宣称没有利益冲突有关的出版。

确认

支持的研究是南京邮电大学的科学研究基金会(NUPTSF赠款。NY213076也没有。NY215138)和国家重点实验室开放项目毫米波,东南大学(没有。K201727)。

引用

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