接收机抖动跟踪高速同步源链接的特征

文摘

高速链接,使用源同步时钟的体系结构有能力跟踪相关抖动之间的高频时钟和数据通道。然而,系统时间利润退化之间的通道斜时钟和数据信号和高频损失。本文描述了这些关键通道效应的抖动性能的影响和影响高速源同步时钟架构链接。在复杂性和抖动共同每通道的跟踪性能权衡de-skew电路进行了讨论,以及如何利用带通滤波提供额外的接收器抖动过滤。抖动容忍10 Gb / s系统的分析表明,近全通迟延锁定环(DLL)和基于phase-interpolator——(π)de-skew执行低倾斜条件下最好的,同时,在高倾斜结构,利用时钟带通滤波或锁相环(PLL)增加抖动过滤更合适。De-skew基于injection-locked振荡器(ilo)提供了一个降低复杂性设计和竞争激烈的抖动容忍倾斜范围宽。

1。介绍

界面架构允许高数据率在提高功率效率水平来满足日益增长的I / O带宽的电量有限环境中从数据中心(1)移动系统(2]。链接,利用源同步时钟,如高带宽多通道并行连接的处理器,处理器或内存芯片(图1)[3,4),有可能实现这些目标由于其宽的带宽抖动跟踪和减少时钟电路复杂性相对于嵌入式时钟系统(5]。

的一个主要因素限制的最大可实现的I / O数据速率发生退化的系统时间利润时钟抖动。在多通道同步源系统中,抖动可以分解为来源相关的或普遍的时钟和数据链接,如锁相环(PLL)和supply-noise抖动,和不相关的来源,如司机随机和码间干扰(ISI)诱导抖动。源同步系统的一个关键优势是相关抖动可以在很宽的带宽,被跟踪的时钟同步传输数据到渠道也转发给接收方执行数据采样操作。因此,只有不相关的抖动,抖动频率超出这高跟踪带宽降低数据捕获过程。

延迟变化之间的时钟和数据信号路径,由于电路板发生跟踪不匹配,转发时钟缓冲/再生延迟,和多通道时钟分布,对链路性能产生重大影响。虽然延迟匹配元素的数据路径实现减轻这个时钟/低速数据倾斜在内存接口(6以非常高的速度),实施这一冲突的最重要的目标提高I / O功率效率。最终,clock-to-data斜方法ns-range和地方限制最大抖动频率的接收器应该追踪最佳时机的利润率。时钟抖动的放大转发通过低通通道影响链接架构是另一个重要的影响。

本文分析的关键通道效果和不同的接收机时钟de-skew结构如何影响高速同步源链接的抖动性能。部分2概述源同步链接架构和解释的时钟和数据倾斜和通道的影响损失系统抖动。操作和抖动跟踪属性不同的接收机de-skew讨论了电路部分3。部分4细节将带通滤波应用于转发时钟如何影响时钟抖动性能。时钟de-skew架构的抖动比较不同信道条件下跟踪性能是由部分5。最后,部分6总结了纸。

2。源同步抖动属性联系起来

2.1。源同步架构

源同步链接架构(图1)使用一个额外的通道传输时钟信号从发射机到接收机芯片进行数据采样。为了最大化时钟抖动相关性和数据路径,相同的复制品发射机电源抖动的敏感性作为数据发射机驱动时钟模式到时钟通道。因为低通频道将减弱时钟信号,接收机时钟放大器常用于补偿通道过滤和驱动时钟信号在芯片上的分销网络。时钟de-skew电路调整采样时钟相位独立在每个接收方通道链接时间最大化利润。在抽样数据接收器,de-skew电路介绍0.5 UI间距一致forwarded-clock信号数据脉冲的中心附近。而对于集成接收机前端,转发的时钟信号是对齐的数据脉冲的末端附近7]。

2.2。时钟脉冲相位差对抖动的影响

在源同步系统中,强调匹配电路设计的数据和时钟路径以确保类似供应噪声敏感性和抖动相关性最大化。的时钟同步数据传输到渠道也转发给接收方执行数据采样操作,这种理想情况下导致零差抖动期间采样时钟抖动与频率相关内容到de-skew电路的抖动跟踪带宽(JTB)。

然而,延迟不匹配相关的时钟和数据抖动由于斜降解系统时间的利润。这是很重要的,因为很难匹配跟踪长度的时钟和数据信号在实际系统中,导致不同的信号传播延迟。此外,电路不匹配的时钟和数据路径引入额外的倾斜。

考虑一个数据抖动的序列 在哪里抖动幅值和吗是抖动的频率。忽视抖动过滤从接收机de-skew电路和通道抖动放大效应,在取样器表示为时钟抖动 在哪里期和吗倾斜的时期。接收方取样器是由微分抖动 如果没有斜之间存在时钟和数据信号,和,这意味着系统提供了理想的数据和时钟抖动跟踪。然而,skew-induced相移零微分抖动,抖动方面结果之间所示图的例子210 Gb / s系统5用户界面(500 ps)倾斜和一个100 MHz抖动相关组件。这里大约0.16 UI的微分峰值抖动结果从UI抖动幅度的0.5。图3表明,随着抖动频率增加100至333 MHz,导致一个更大的价值为500 ps相移倾斜,微分抖动也会增加。这个增加微分抖动最终会降低系统的误比特率。

数据4(一)和4 (b)之间的关系说明斜、抖动频率和归一化微分抖动,,使用系统的频域变换的倾斜: 请注意,这个表达式忽略抖动过滤从接收机de-skew电路,这将在稍后介绍5。图4(一)表明,随着抖动频率从低到中等频率的增加,更大的相移发展和增加微分抖动。陡增加微分抖动是观察到的在较低频率斜增加。虽然可能会有少量的主导抖动频率多通道系统,对性能的影响会由于不同的变化每通道clock-to-data倾斜。图4 (b)表明,对于一个给定的频率抖动,规范化微分抖动随clock-to-data倾斜。微分的最低频率抖动幅度等于输入抖动clock-to-data倾斜成反比: 这也是图所示3500 ps的倾斜,333 MHz微分抖动幅度等于0.5用户界面输入抖动幅度。微分抖动是温和放大抖动频率高于这个值。

微分抖动的频率是周期性的,达到一个值的输入的频率抖动幅度的两倍当抖动180°更高频率的相位和减少。然而,通常是没有在这些更高频率抖动组件之间的相关性。这微分抖动频率增加意味着一个全通抖动跟踪反应并非最优如果时钟脉冲相位差存在系统中,用抖动过滤实现接收机de-skew电路可以提供性能优势。

2.3。通道时钟抖动放大

高频通道(图5)也影响的抖动性能源同步连接,作为低通通道响应高通的方式导致输入抖动被放大(8,9]。为了研究通道时钟抖动放大,考虑下面的时域表达式频率的时钟信号包含一个正弦抖动与振幅分量和频率: ,对于小在频域值,可以表达 在哪里(8]。主时钟分量和抖动显然经验不同的渠道扩展因素,导致下面的接收信号 在哪里,和通道响应,,,分别。这个过滤信号转换回时域结果 因此,收到的比率抖动抖动可以近似为传播 这意味着潜在的收到抖动放大为典型的低通渠道。

来验证这个4底板图渠道5(一个),抖动脉冲响应(5,10- - - - - -12)是由提取通道输出抖动模式从5 GHz时钟输入1 ps脉冲前沿应用。渠道的抖动转移函数是通过执行一个DFT在这个输出抖动模式和图所示5 (b)绘制了时钟频率捕获周期性畸变(以便)抖动。作为预测的(10),抖动放大系数最高的渠道和最严重的频率相关的损失。这进一步促使使用接收器de-skew电路提供抖动过滤,除了过滤不相关的高频抖动,也减轻这个时钟抖动的影响放大。

系统设计师往往会选择向前低频时钟,以减少抖动放大。然而,时钟抖动放大与其说是由时钟频率的绝对损失,而损失的斜率在时钟频率附近。注意,虽然5 GHz损失是相似的通道2和4,抖动的放大系数要高得多在4频道7频道2 GHz谐振零和光滑的损失。如图5 (c),转发一个2.5 GHz时钟在4频道提供了更少的抖动放大由于相对较浅损失斜率在陡峭的坡度损失2.5 GHz和5 GHz由于共振空。然而,对于通道2有一个相对统一的损失斜率,抖动放大是类似的2.5 GHz和5 GHz转发时钟。因此,信道损耗特性应该仔细考虑决定向较低的时钟频率,这并不总是意味着减少抖动放大。

3所示。在不同的接收机架构抖动跟踪

在前一节中提到,通道倾斜所带来的影响和损失对系统抖动性能影响所需的接收机抖动过滤属性。本节讨论常见的操作和抖动过滤或跟踪性能接收机de-skew电路。

3.1。DLL-Phase插入器De-Skew

图6显示了一个接收器de-skew架构,利用迟延锁定环(DLL),后跟一个阶段插入器(π)。DLL反馈系统生成均匀间隔的时钟阶段通过输入时钟通过一个多单元的延迟线将通常是一个或1/2输入时钟周期。然后执行的高分辨率混合π一双这些coarselyspaced时钟阶段为了生成最优采样时钟位置。

当时钟通过直接通过DLL延迟线和π,只是相转移的理想这DLL-PI de-skew系统显示一个全通抖动传递函数。然而,延迟引起的延迟线DLL反馈系统介绍了频率峰值。

为了调查这个顶峰的行为,考虑到DLL域模型如图7(13]。DLL抖动转移 在哪里 电荷泵电流,是循环滤波电容器,是采样周期,延迟线增益。

5 GHz的频率峰值观察DLL抖动传递函数图8结果不受欢迎的放大高频输入抖动和退化系统的定时的利润率。引入一个额外的高频,在DLL可以减少这种高频抖动放大。一个常见的例子附加杆驱动线性调节器的延迟线中引入了额外的过滤循环(14]。这个额外的钢管,整个DLL回路滤波器响应修改 和DLL抖动转移 观察图8,引入一个额外的250 MHz杆减少了高频抖动放大。为了弥补剩余频率峰值,可以级联一个DLL后injection-locked振荡器(13)或利用时钟信号的带通滤波(15)前DLL进行额外的过滤。

de-skew电路的电源噪声性能也是一个重要的设计考虑在这些多通道同步源链接,切换噪声来自多个发射器,接收器,核心逻辑可以夫妇到接收机时钟de-skew电路。作为一个DLL展品高通响应噪声耦合到电源的延迟线(16DLL高通带宽),设置的杆(11),应该增加电源噪声的影响降到最低。然而,存在一个权衡在DLL-PI架构之间的电源噪声过滤和峰值抖动传递函数,提高DLL极点频率峰值增加。因此,DLL极点频率位置应设置为平衡这两种系统的设计考虑。

3.2。PLL-Phase插入器De-Skew

图9显示了一个接收器de-skew架构,利用锁相环(PLL),后跟一个π。类似于DLL-PI de-skew,锁相环产生均匀间隔的时间阶段的压控振荡器(VCO)锁相的输入时钟。此外,锁相环可以提供低的频率的倍频转发时钟。

整个抖动传递函数是锁相环相位传递函数,作为理想的π只绕过锁相环输出信号采样时钟抖动。利用一系列常见的- - - - - -过滤和忽视任何二级平行过滤帽,,锁相环抖动传递函数 在哪里电荷泵电流和吗VCO增益。这个表达式可以写成 在哪里

设置阻尼因子,过低的二阶锁相环抖动传递函数会导致峰值放大转发时钟抖动。如图10,这个峰值超过1阻尼因子小于1.2分贝。虽然这可以减少峰值进一步增加阻尼因子,存在潜在的不稳定和增加额外的频率峰值如果阻尼因子过度由于二级杆引入的额外的滤波电容器。一个锁相环阻尼系数本文的其余部分的假设。

如果需要增加抖动过滤由于通道倾斜或损失的影响,通过减少电荷泵电流锁相环带宽可以降低或增加滤波电容。然而,过度降低环路带宽提高锁相环沉降时间,这是一个问题对于低功耗系统,需要快速唤醒从省电模式17],VCO累计抖动,这将降低时机利润率:

锁相环输出的VCO相位噪声展品高通传递函数。 积累的VCO抖动是一个随机抖动(RJ)组件,必须考虑的联系时间预算。在时域、VCO随机抖动将积累的锁相环带宽成反比。VCO的方差计算随机抖动的VCO相位噪声剖面和锁相环传递函数(18] 在哪里

图11阴谋计算值VCO相位噪声概要图14和验证VCO累计抖动减少随着循环锁相环带宽的增加。因此,在设置锁相环回路带宽,系统设计者必须平衡之间的权衡过滤输入转发时钟抖动和VCO累计抖动。

锁相环也容易受到电源噪声,尤其是噪声耦合通过VCO供应。作为一个锁相环展品带通响应噪声耦合到VCO电源(18),锁相环带宽应该减少电源噪声的影响降到最低。然而,这将会减少抖动跟踪带宽为代价也VCO随机抖动积累。

3.3。国际劳工组织De-Skew

相对于DLL或PLL-PI架构,一个简单的方法是利用一个injection-locked振荡器(ILO)来获取所需的每通道de-skew,如图12。注入锁定下,振荡器运行注入相同频率的时钟信号,但输出的相移这是一个相对注射时钟信号强度的函数,的区别,振荡器的频率不同步的,注入的时钟频率,。推导出在19,20.),输出可以表示为相移 在哪里根据振荡器拓扑变化,

LC振荡器: 环形振荡器: 和LC振荡器坦克品质因数和吗是延迟阶段的数量在环形振荡器。理论上,国际劳工组织,只能实现一个阶段de-skew±90°范围,这是最低要求为两个时钟阶段相移half-rate接收机架构。然而,注入锁定是弱在这个极端的相移。为了使系统更健壮和提供额外的相移,额外注入信号的加权相位反演可以使用[21]。

一个国际劳工组织提供了一阶低通抖动过滤传入的时钟信号 在哪里国际劳工组织抖动跟踪带宽。优化调整振荡器的输出相移不同步的频率和注入强度也会影响国际劳工组织抖动跟踪带宽:

假设四环形振荡器的频率为6.5 MHz最低5 GHz自然频率和步骤,抖动跟踪带宽和相移是绘制在图13对各种注入力量。获得最大抖动跟踪带宽与零相移,不到10%的带宽退化de-skew设置在±36°。然而,带宽急剧下降为90°±de-skew设置方法理论最大的相移。

ILO抖动跟踪意味着输出相位噪声可以优于固有的振荡器相位噪声,只要注入信号有较低的相位噪声,通常情况下一个LC-PLL用于发射机芯片生成转发在接收机时钟和环振荡器作为每通道国际劳工组织。如果时钟相位噪声和注射吗是de-skew振荡器相位噪声,那么输出相位噪声,,在给定频率,,可以表示频率偏移量或de-skewed输出相移(21]: 使用这个表达式,输出相位噪声是策划几个de-skew设置如图14。自然频率偏移是调高来生成一个较大的相移,输出相位噪声偏离注射相位噪声并开始跟踪不同步的振荡器相位噪声较低的频率。

国际劳工组织积累了抖动,通过整合国际劳工组织图的输出相位噪声14(19),是de-skew阶段是多样的,如图所示15。更高的输出抖动是观察de-skew阶段增加是由于更多的不同步的振荡器相位噪声频谱被集成。

增加注入强度允许更高的抖动跟踪带宽和允许输出相位噪声谱跟踪注射相位噪声在较大的频率范围内,导致数量减少的累计抖动对于一个给定的de-skew设置。注意附近的边缘de-skew累计抖动范围急剧上升,这将大大降低接收机定时利润率。这促使quarter-rate接收机架构的使用(22),只需要ILO时钟de-skew期四个阶段的范围±45°是必要的±0.5 UI调优。如果相位de-skew仅限于最高±45°de-skew范围,国际劳工组织抖动跟踪带宽并不显著退化,振荡器累计抖动明显减少。

国际劳工组织也敏感,任何从他们的电源噪声耦合,严重依赖于特定振荡器拓扑(23]。在制定国际劳工组织LC振荡器等设计参数和环形振荡器,设计师应该平衡这些参数对供给的影响噪声敏感性和抖动跟踪带宽。

4所示。带通滤波的时钟转发链接

使用带通滤波器也可以提供抖动过滤的一种替代de-skew电路在前一节中。在转发时钟系统中,可以利用带通滤波提供在一个DLL de-skew抖动过滤系统或解耦的依赖与VCO抖动抖动过滤积累在锁相环或国际劳工组织系统。带通滤波实现了接收机输入时钟放大器代替普通微分电阻负载LC坦克设计中心转发的时钟频率的滤波器(15]。归纳终止也被用于产生共鸣的时钟频率的电容多渠道分销网络(24),导致带通响应提供了抖动过滤和减少时钟分配权力通过增加有效阻抗分布。

为了调查提供的抖动过滤带通滤波器,我们考虑所述的表达式(10)。带通滤波器能够集中在输入时钟频率(图16),。因此,和传输时钟的抖动已经减少了带通滤波。

温和的抖动频率偏移,带通函数可以近似为一个低通函数对频率偏移: 在哪里 和是一个带通滤波器的带宽与质量的因素,。带通滤波器的钳工传递函数近似

图17增加显示抖动过滤价值。5 GHz中心频率,3收益率附近抖动跟踪带宽800 MHz。这价值与passive-inductor-based可以实现带通滤波器(15]。大信号模拟与active-inductor带通滤波器(25)表明,30是可能的,这将会产生抖动跟踪带宽接近80 MHz。允许的带通滤波器调优(25)提供潜在的可调抖动跟踪带宽,可以设置独立的de-skew位置,也避免抖动累积在锁相环或国际劳工组织系统。

5。比较源同步时钟的架构

前面的章节讨论的抖动转移通道的特点和不同的接收器模块转发时钟可能遇到。本节检查系统微分抖动抖动跟踪带宽如何影响和比较不同的源同步时钟的抖动容忍性能架构为各种通道斜条件。

了解抖动跟踪带宽影响接收机性能,图的系统模型18使用。包括接收机电路抖动传递函数微分抖动的取样器

对于DLL-PI de-skew,如果峰值由于延迟线被忽视,抖动传递函数可以近似为全通,也就是说,,不会改变微分抖动功能。,系统使用PLL-PI ILO de-skew或包括一个带通滤波器在时钟路径、转发时钟抖动是由低通减毒作用。对于这些系统,一个一阶低通函数作为一个好的近似抖动传递函数。

为了说明不同抖动跟踪带宽影响微分抖动,考虑抖动的结果在一个常见的供电共振频率200 MHz (26),如图19。低斜值导致小相对相位变化的数据和时钟的抖动信号,允许的最小过滤200 MHz的接收机时钟抖动和一个最佳抖动跟踪带宽接近或高于1 GHz。相移之间相关抖动随倾斜,导致明显的最佳抖动跟踪带宽倾斜值高于500 ps,这是低至60 MHz的斜1 ns。如果抖动跟踪带宽增加超过这个最佳点,微分抖动增加,甚至可以放大相关的时钟和数据抖动相结合。这意味着,随着(即一般系统约束。,power/area consumption and wake-up time), clock-to-data skew should be considered in selecting the receiver jitter tracking bandwidth.

最佳抖动跟踪带宽取决于主导的位置抖动频率计算,绘制如图所示的归一化差抖动在宽频率范围的斜600 ps图20.。为预测图19,213 MHz最优跟踪带宽抖动显示最低的归一化差为200 MHz频率抖动抖动。如果抖动主要是在更高的频率,系统将受益于使用低抖动跟踪滤波器带宽抖动条款相结合的阶段。然而,这种低抖动跟踪带宽将导致更高的微分抖动频率较低,为100 MHz性能明显恶化,30 MHz带宽抖动跟踪。注意,没有抖动过滤,或统一的抖动传递函数,结果在更高频率微分抖动明显恶化,达到6 dB的频率1 / (2)相关抖动方面结合180°相移。

接收机关键性能指标包括量化正弦抖动接收者能够容忍的最大数量对于一个给定的比特误码率(BER)规范,称为抖动容忍(27]。0.5抽样数据接收器的理想UI时机,最大可容忍的相位误差或微分抖动 考虑图18源同步模型结果的最大容许正弦抖动幅度(26] 将随clock-to-data倾斜的数量和抖动接收机时钟电路的传递函数。除了这些影响,任何VCO累计抖动将减去系统定时保证金: 在哪里 和0.5过渡密度,假定随机数据信号(28]。因此,抖动容忍表达式修改为国际劳工组织和PLL-PI de-skew架构包括振荡器抖动,积累,讨论部分3是抖动跟踪带宽的函数:

为了比较关键源同步时钟的抖动容忍性能架构在不同倾斜条件下,10 Gb / s half-rate架构与5 GHz转发时钟建模以下假设不同的接收机时钟电路。的一阶模型图7用于DLL-PI情况下,当一个变量带宽锁相环5 GHz参考时钟()和最大抖动跟踪的假设150 MHz带宽PLL-PI de-skew。国际劳工组织建模,四级戒指振荡器与注入力量被认为是假定为变量从一个极高的价值(26)的最小值0.025允许de-skew决议36阶段设置在1附近UI (22]。这产生一个ILO抖动跟踪带宽范围从54 MHz为5 GHz 1.25 GHz转发时钟频率。系统利用带通滤波器,滤波器从3 - 30变量,导致一个潜在的抖动跟踪带宽从833兆赫到83兆赫。

5.1。零Clock-to-Data斜(0 UI)

同时确保相同的延迟时钟和数据路径构成了重大挑战,零clock-to-data斜首先被认为是为了区分系统的接收机结构的表现方法这一理想情况。

理想的DLL,统一对所有频率抖动传递函数将假设提供无限的抖动容忍所有频率为零时序差异情况。峰值的dll降解这理想性能时,系统仍然容忍在高频抖动的多个ui,如图(21日)。补偿额外的杆的DLL可以进一步提高高频的抖动容忍。利用带通滤波提供了潜在的抖动过滤与DLL-PI de-skew。在理想的零倾斜情况下,低收入带通滤波器提供了改进的DLL的薪酬在100 - 400 MHz范围增加了大量的同相关联的成本抖动被过滤在更高的频率。如果带通滤波器增加高价值,对所有频率抖动容忍降解由于增加的相关抖动过滤。

锁相环带宽有限导致PLL-PI de-skew抖动容忍低相对于DLL-PI架构,如图21 (b)显示了抖动容忍低于1界面附近200 MHz的最大150 MHz锁相环带宽。性能进一步降低锁相环带宽减少了由于同相关联的抖动过滤,也增加额外的VCO抖动累积减去从总体时间保证金。

图21 (c)国际劳工组织架构显示了一个类似的趋势,最大1.25 GHz跟踪带宽在0°de-skew设置实现10多个UI抖动容忍在200 MHz。国际劳工组织变化不同步的频率获得输出相移的结果在一个低抖动跟踪带宽和增加振荡器抖动积累。注意,温和的输出相移,整体跟踪带宽高、缺乏抖动峰值仍然允许国际劳工组织比其他de-skew架构附近500 MHz。然而,如果需要一个极端的相移,极大地降低了抖动跟踪带宽和振荡器抖动累积导致国际劳工组织系统抖动容忍比DLL-PI架构了频率大于50 MHz。

5.2。2低Clock-to-Data倾斜(UI)

引入一个低斜200 ps的价值降低了抖动容忍性能呈现de-skew架构,如图(22日)。DLL-PI没有带通滤波和ILO de-skew显示相似的性能,可以承受2界面附近的抖动200 MHz。在这里,国际劳工组织减少到700 MHz带宽来补偿200 ps倾斜。的PLL-PI de-skew, 150 MHz的最大带宽设置,显示最低的抖动容忍这种低斜价值由于过度抖动过滤同相联系。

5.3。中期Clock-to-Data斜(5 UI)

增加数量的抖动过滤系统的抖动容忍性能好处适度倾斜500 ps的价值。一个DLL-PI-based de-skew系统,包括一个带通滤波器9,导致整体抖动跟踪275 MHz带宽,提供了最佳的性能在200 MHz抖动容忍接近0.9的用户界面。性能类似DLL-PI系统没有带通滤波在低频段,但开始发散高于100 MHz由于抖动过滤不同相的相关不足。ILO de-skew抖动容忍略有退化相对于DLL系统由于增加振荡器累计抖动与减少抖动相关跟踪带宽。而150 MHz PLL-PI系统仍执行最坏的和温和的频率较低,它提供优越的抖动容忍相对独立的DLL和劳工组织系统抖动频率400 MHz以上由于抖动过滤的不同相的增加相关。

5.4。高Clock-to-Data斜(10 UI)

斜是增加到1 ns, PLL-PI-based de-skew 65 MHz带宽提供更多类似性能的其他de-skew架构。锁相环传递函数的峰值降低了在较低的频率抖动容忍,PLL-PI系统达到0.3 UI抖动容忍在200 MHz和优越的性能相对于独立的DLL抖动频率300 MHz以上。在200 MHz,国际劳工组织de-skew 65 MHz带宽和BPF-DLL-PI 83 MHz带宽实现最佳抖动容忍为0.5的用户界面。假设这里的active-inductor-based带通滤波器来实现的所需的30 83 MHz带宽。

6。结论

这项工作提出了一个分析的关键通道效应影响的抖动性能高速同步源链接。斜之间的时钟和数据信号降低源同步系统时间利润,激励使用接收机时钟电路提供高频抖动组件的过滤,否则不同相的结合,增加微分抖动。高频信道损耗特性影响系统转发时钟频率的选择,随着不同的坡度损失影响的高通抖动量放大。

还讨论了在复杂性和抖动是权衡追踪共同接收器de-skew电路的特性,以及如何利用带通滤波提供额外的抖动过滤。跳动公差建模表明,一个全通DLL-PI或高带宽抖动跟踪国际劳工组织结构执行低斜系统中最好的。系统和大量的倾斜,PLL-PI de-skew成为竞争和低带宽ilo DLL-PI系统利用额外的时钟带通滤波。总的来说,ILO-based de-skew拥有潜在的高抖动容忍在宽斜范围低复杂性水平相对于其他接收机时钟拓扑。

确认

作者要感谢Yohan弗兰斯,布莱恩·莱博维茨Jihong任,山姆Chang和Masum Hossein Rambus Younghoon歌德州农工大学的这项工作的建议和评论。这项工作是支持的SRC格兰特1836.060。

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