Semidigital锁相环时钟设计低成本低功耗的一代

文摘

介绍最近semidigital架构的锁相环(PLL)系统为低成本低功耗时钟的一代。的缺席time-to-digital转换器(TDC)的semi-digital锁相环(SDPLL)使低功率线性相位检测,并不一定需要先进CMOS技术,同时保持技术可扩展性特性。0.18两个设计实例μCMOS和65 nm CMOS与硬件和仿真结果,提出了分别。

1。介绍

随着系统集成的复杂性的增加,健壮的低频率代高度要求。特别是先进CMOS技术的使用使得传统的锁相环(PLL)设计挑战芯片上的可变性和建模不准确在深亚微米CMOS变得严重。大型循环参数变化很难找到最优相位噪声带宽,刺激和沉淀时间。此外,模拟无源设备成为一个可伸缩性瓶颈和集成回路滤波器(LPF)已经在传统的锁相环设计中是一个具有挑战性的任务。图1描述一个例子显示大面积的贡献对锁相环芯片上的循环过滤。自电容需要整个滤波器的很大一部分地区,栅漏电流的芯片上的MOS电容器就足以影响到锁相环的性能,降低了静态相位误差或引用刺激的性能。因此,thick-oxide场效应管或金属电容器用于锁相环循环过滤器使用extramask为代价的。

2。全数字锁相环的设计问题

虽然集成回路滤波器是一个具有挑战性的任务在传统的锁相环设计中,将模拟回路滤波器被认为是一个可选择的解决方案在最近的锁相环工作(1- - - - - -13]。然而,全数字锁相环(ADPLL)需要一个高分辨率的复杂time-to-digital转换器(TDC),需要先进的CMOS技术。使用继电器式控制阶段的检测器(BBPD)放松TDC要求但也存在非线性锁相环带宽控制(2]。最近在本文中,我们目前的架构的混合锁相环系统,减少技术的依赖。

在ADPLL设计中,高分辨率的TDC如图2是重要的不仅提高线性度也降低ADPLL带内相位噪声。对于给定的参考时钟频率和压控振荡器频率带内相位噪声ADPLL由于TDC的时间分辨率是由(1]

方程表明细TDC决议需要更高的VCO输出频率。事实上,这类似于噪声相位探测器(PD)的贡献增加部门比例高的因素在传统模拟锁相环的设计。因此,ADPLL设计也难以实现低带内相位噪声性能划分比例高。此外,ADPLL需要先进CMOS技术低带内噪声性能基于上述方程,这是不同于模拟锁相环。除了先进的技术要求,TDC PVT变化敏感。典型的单个逆变器延迟时间变化展品近50%在过程和温度变化。这样一个高灵敏度会导致贫穷的线性和非均匀相位检测器增益,导致广泛的刺激。

表1显示架构比较ADPLL和传统模拟锁相环通常由相位频率检测器(PFD)和电荷泵(CP)。传统模拟锁相环遭受贫穷的可伸缩性和泄漏电流灵敏度主要是由于模拟循环过滤,不提供良好的控制回路参数ADPLL相比。另一方面,高可伸缩性和重构性ADPLL特征与数字实现但患有设计复杂性和非线性循环动力学。自从数控振荡器(DCO)有很多开关与寄生电容和TDC需要fine-timing分辨率使用先进CMOS技术是高度要求高性能ADPLL设计。

3所示。技术可伸缩Semidigital锁相环

在本文中,我们考虑一个低成本TDC-less semidigital锁相环结构(14- - - - - -17)不需要大型集成电容滤波器,实现技术的可伸缩性和泄漏电流像ADPLL免疫力。

3.1。基本概念

二型锁相环本身就提供了一个积分路径跟踪频率偏移独立,理论上,静态相位误差与频率偏移甚至可以是零。图3显示了二型锁相环得到频率采集没有生成一个静态相位误差。相位跟踪而言,积分路径是一个大信号路径虽然比例放大率的路径是一个小信号路径。当慢慢的曲调VCO的大信号路径所需的频率,不需要提供额外的直流小信号路径信息采集频率。因此,不同的实现路径可能二型锁相环的设计,也就是说,数字和比例放大率路径的积分路径模拟。

图4显示semi-digital循环控制的基本概念14),和一个线性模型如图4 (b)。由于二型锁相环的控制路径可以分解成一个比例放大率路径和一个集成路径如前所述,被认为是为每个独立的实现路径。比例放大率的路径,使用传统的模拟控制除了积分电容的缺失。由于高阶极点的电容值不高,微不足道的泄漏电流的MOS电容器或MIM电容器可以使用。至于积分路径,完成数字实现BBPD和FSM弥补有限频率比例放大率路径的跟踪能力。的Σ调制器用于提供优良的频率分辨率和在ADPLL完成的。数字集成路径的主要目的是提供频率跟踪,而不是相位跟踪。因此,数字集成路径的时间常数比模拟小信号路径可以更长,导致过阻尼回路动态。过阻尼回路动态,锁相环带宽是线性控制电荷泵电流,其价值可以数字化可编程设计。总之,该混合环控制与模拟比例路径和数字集成路径提供了线性相位跟踪,leakage-insensitive循环过滤,技术可伸缩性和制服PD获得能力。

3.2。与其他锁相环结构比较

SDPLL设计LC压控振荡器,可以考虑三种不同的拓扑模拟比例放大率路径如图5。图5(一个)基于CP拓扑如前面已经介绍了锁相环(14]。其他的方式是,将pdf输出直接连接到VCO的输入(15]。在这种情况下,线性放大器(LA)需要设置最优共模电压最大变容二极管调谐范围。额外的LA降解VCO噪声性能。然而,洛杉矶噪声贡献可以抑制由锁相环带宽自拉通滤波器后,被高通噪声锁相环的传递函数。没有CP,图5 (b)可以取得更好的带内相位噪声性能。当锁相环带宽是狭窄的,需要良好的相位噪声性能的VCO,图的拓扑结构5(一个)应该选择。此外,相位检测器增益可以在PVT好监管变化的偏置电流充电泵是由一个芯片上的电阻和一个宽的带隙基准电压(16),见图6。最后一个图所示5 (c)使用模拟前馈电路(AFFC)提供一个线性相位调制路径(17]。但是,在交流耦合路径的VCO输出比采用双重控制的路径需要更复杂的设计工作以来的VCO的输入处理高频信号更加困难。此外,AFFC的模拟RC滤波器连接到供应和地面都可以导致供应噪声耦合路径。

如图7,SDPLL提供了温和的传统模拟锁相环和ADPLL之间的性能。混合模式循环控制的模拟比例路径和数字集成路径提供了一个leakage-insensitive和技术可伸缩的架构与数字锁相环,同时保持低成本的线性相位检测模拟锁相环。pdf / CP-based比例放大率路径提供了线性循环动态跟踪设定的带宽是PD增益,无源滤波器传递函数,模拟VCO收益。此外,与线性TDC缺失的情况下,可以减少能耗和使用先进的CMOS技术并不是一个必须实现良好的噪声性能。

4所示。设计的例子

在本文中,两个SDPLL设计实例介绍;一个设计0.18μm CMOS数字时钟生成和其他无线应用程序(表65纳米CMOS2)。前者表明混合环控制是成功地验证了硬件,而后者显示了两点调制SDPLL的有前途的低功耗特性与小面积比得上ADPLL-based调制。

4.1。0.18μm CMOS SDPLL数字时钟的一代

图8显示了一个框图的SDPLL14]。尽量减少噪声耦合,差动电荷泵,后跟一个差动回路滤波器设计的模拟控制路径。第三,四阶波兰人,MIM电容器用于有很好的隔离从衬底噪声耦合。在数字一体化道路,BBPD用于提供双层的信息是18位FSM, 7位输出MSB的组成部分和下面的8位输出是小数部分。其余3-bit输出用于平均函数。设定的频率分辨率数字调谐回路是每LSB约2.1 MHz。由于数字集成路径慢频率采集,方案设计了一种自适应带宽。为此,添加一个电压比较器FSM提供过渡信息。

图9显示了混合与FIR-based DCO框图-Σ控制,使用的是7位控制输入。使用二阶土豆泥调制器结构简单。二阶土豆泥调制器有2比特输出连续波(1:0),所以只有最后两位的LSB调制器的控制。位的静态输入,连续波(6:2)直接控制的数字输入混合DCO。混合DCO以来一位静态输入和2比特动态由10位调制器调制,获得的总频率分辨率15位数字控制的路径。

图10行为模拟结果显示了锁相环的结算行为,(a)没有数字路径和(b)与数字的道路。数字路径未启用时,频率收购完成的比例放大率路径,导致一种模拟锁相环。因此,大型静态相位误差时观察到锁相环需要跟踪的频率偏移量。启用数字路径后,频率跟踪的数字集成路径。因此,控制电压是定居在一个很小的范围内即使频率偏移,如图10 (b),表明二型锁相环的实现。

图11显示测试芯片制造的显微图0.18μm CMOS。活跃的核心领域是0.6毫米²只有0.01毫米²占领了模拟回路滤波器。图12显示测量的输出光谱与参考时钟频率870 MHz频率30 MHz。上面的图显示了输出光谱数字路径禁用。由于锁相环成为一种我没有数字锁相环集成路径,生成大量静态相位偏移,导致高达-30 dBc的激励水平。启用数字集成路径时,参考刺激减少了超过20分贝。同时,直流控制电压范围是定居在±0.02 V数字路径时启用。实验结果证明,该二型锁相环实现混合环控制。

由于相位噪声的贡献从模拟控制路径比预期更糟,很难看到混合滤波器的影响。图13显示了SDPLL输出相位噪声性能的其他测试网站,混合的冷杉过滤器嵌入在D / VCO明显减少了高频噪声引起的-Σ调制。

4.2。65纳米CMOS SDPLL两点调制

SDPLL架构可以进一步扩展到适应两点射频发射机系统的相位调制,这已经被证明了ADPLL在文献[1]。图14显示了一个简化的框图fractional-N SDPLL的GSM / GPRS应用两点调制特性。类似于ADPLL, DCO增益校准容易通过测量频率一步1-LSB改变自相位调制在数字域完成DCO输入控件。同时,群延迟失配可以控制在一定程度上通过嵌入高频DFFs FSM。因为噪声传递函数DCO和部分-分配器仍由锁相环控制的循环动力,使用pdf和CP提供线性控制。不使用TDC的整体功耗SDPLL可以进一步减少在总面积ADPLL可比。

图15显示了一个布局65海里的SDPLL CMOS,占领活动面积只有0.52毫米²。的有效面积远小于传统的模拟锁相环和ADPLL可比的。除了Σ调制器和高频控制块,大多数为两点调制数字业务是由外部控制FPGA实现的。图16显示的功耗分析SDPLL基于postlayout仿真结果。D / VCO消耗近80%的总功率。PFD和CP的力量贡献小于总功率的5%,表明SDPLL可以节省更多的权力比ADPLL不用人耗电TDC。

5。结论

本文最近时钟生成系统,一些设计问题进行了综述,提出了SDPLL低功耗友好型架构。我们还表明,SDPLL架构可以进一步为各种应用程序不必要求先进CMOS技术。

引用

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