我们的世界是由物联网连接(物联网)。在过去的几年中,相当多的网络带宽的增长和硬件技术的发展,特别是在移动通信,导致显著增加的速度这个全球网络的通信线路 1, 2]。也就是说,通信线路的速度比“每秒达到更高。“SDN范式的目标是实现良好的性能在管理网络通过加速处理数据包的路由器和交换机的网络链接( 3, 4]。使SDN足够灵活以满足不同需求的异构物联网应用程序是可取的软件定义的物联网(SD-IoT) [ 5, 6]。为此,网络设备配备了一个新的机制,命名报文分类,它让他们flow-aware。也就是说,网络设备,首先将传入的数据包分为流根据一组预定义的过滤器,然后相应的任何进一步的处理。因此,各种包处理器的设备包括路由器、防火墙、入侵检测系统、客户管理系统、网络管理系统使用报文分类( 1, 7- - - - - - 10]。,一些重要的网络管理功能,如访问控制、服务质量配置、防火墙、交通治安和基于策略的转换利用数据包分类。

有五个字段在一个典型的分类规则包括源和目标IP地址(SA)和DA),源和目标端口号(分别SP和DP)和协议(PT)。SA和DA地址前缀,SP和DP数量范围,PT字段可以是指定的值或一个通配符。在规则集的规则决定了他们的优先级。最后一个规则是默认规则的所有五个字段等于通配符。如果传入的数据包匹配多个规则,相对应的行动执行最高优先级的规则。报文分类算法描述中发现( 1]。

网络数据包分类网络设备是通过软件或基于硬件的方法。相当长的时间过载基于软件的方法使他们不受欢迎的网络设备制造商( 11]。另一方面,人们普遍倾向基于硬件的方法和他们的更高的吞吐率和更低的延迟 12]。基于硬件的实现报文分类算法可以分为两组。第一组包括算法基于并行搜索的内容可寻址存储器(CAM)芯片Z-TCAM [ 13],E-TCAM [ 14],ZI-CAM [ 15]。尽管他们相对较高的速度,在这些算法中使用三元记忆导致缺点如过度的功耗,降低速度比其他记忆细胞,缺乏可伸缩性、芯片资源的过度消耗和高价格。第二组包括决策树算法等,分解树,几何空间,字段加密和类似的方法实现的可编程ASIC或FPGA硬件设备。

设计基于硬件方法的主要挑战是增加吞吐量的比例设计成本。分类器的吞吐量是数据包的数量,在单位时间内被分类。所需的内存空间的主要指标是系统设计成本。达到这个最佳点,我们提出一个micro-core降低内存消耗,同时提高了分类的吞吐量。本文的主要贡献如下: (1)

拟议的micro-core使用SRAM和布拉姆细胞允许双端口实现。

本文的其余部分组织如下。节 2相关工作,基于硬件的数据包分类系统进行了综述。拟议中的microclassifier架构解释部分 3。建议的体系结构的性能评估提出了部分 4之后引入指标。最后,结论和未来的研究方向进行了讨论 5。

到目前为止,各种报文分类提出了基于硬件的分类器的架构。他们试图增加吞吐量和减少内存的使用。CAM-based分类器架构受益于CAM模块的并行搜索属性但遭受高实现成本和高水平的消费力量。在[ 16, 17),提出了两个最近的架构。他们利用管线式决策树算法和三元记忆,分别。在提出的架构 16)取得了103 Gbps的吞吐量,这是最高的在这里提到的所有作品。然而,根据其硬件参数的数量和长度管道的分布值分类器规则的领域,任何更新都需要重新配置的架构。另一方面,这种体系结构的内存使用量是每包63.5字节。在[ 17),研究人员使用三元记忆的大小 52 ∗ 144年 和能够减少内存使用量每规则18个字节;然而,他们的最大吞吐量低至38 Gbps。在提出的架构 18, 19)能够实现吞吐量100 mpp同时保持在23.5和17.4字节,内存使用。架构的重点在 18)是在规则搜索,它并没有解决的问题最长前缀匹配(行分钟)。在提出的架构 19)采用TCAM-based报文分类方法。其主要缺点是线性增长TCAM的使用规则,数量的增加成正比芯片资源的消费和权力。基于分解树的合并算法的实现( 20.]达到的吞吐量94 Gbps(总计147差,考虑到每个包是40个字节)。这项研究并没有提供了内存使用量也没有提出任何解决方案更新规则。

一些这样的分类器在 21)用一个特殊的模式加速访问内存包含规则,进而增加了他们的内存消耗。管线式报文分类算法的实现寻求适当的解决方案来减少管道摊位的数量和所需的内存空间。例如,在管线式数据包分类器的 22从16到24.5),内存消耗不同字节/规则。

为了克服上述缺点,我们提出一个packet-classifying micro-core低内存消耗和高吞吐量。拟议中的micro-core利用SRAM和布拉姆细胞,这允许双端口实现。处理基于循环冗余校验(CRC)代码的内部结构micro-core没有任何需要三元记忆降低FPGA硬件资源的消耗和内存访问所需的时间在这个分类器。

本节解释提出了分类器的架构旨在增加报文分类速度。基础架构两个原则:首先,利用BCAM记忆前缀匹配,第二,使用哈希码减少内存使用量。

在这个分类器,一组处理micro-cores像一个凸轮,每一个存储的信息一个规则的规则集,架构如图 1。在此体系结构中, nmicro-cores定义为每个字段用于报文分类 n在分类器的规则数量代表micro-cores /字段的数量。

传入的数据包分类如下:首先,通过共享总线传输数据包micro-core单元。一旦数据包进入micro-core领域的源和目标IP地址的头被平行阅读哈希计算器。接下来,以类似的方式和比例前缀寄存器的值的长度,CRC-16生成过程输入地址和执行结果存储在临时登记。每个micro-core都有一个控制单元,除了micro-core的控制功能,管理的生成过程以及过程匹配生成的哈希代码和存储在临时注册的散列码前缀的相应规则的micro-core Hash-of-rule登记。如果传入的数据包报头的散列码匹配micro-core散列码,加法器将添加一个变量存储在寄存器。此外,在正确匹配的情况下,一比特的标志匹配和相应的micro-core的 n位注册包匹配将被设置。如果匹配失败,这些碎片将重置默认情况下。数据包匹配寄存器用于记录在其他micro-cores匹配或不匹配。在这个寄存器,任何一点的值表示匹配任何一点与零值表示的micro-core对应一个字段不匹配搜索。匹配所有字段后,结果被写入位对应的数据包中的每个字段匹配寄存器。接下来,逻辑和操作的结果对所有数据包匹配寄存器存储在匹配向量。最后,一个优先译码器选择优先级最高的匹配的规则。

见图 1的分类器由一组处理micro-cores。在下面,我们将讨论的内部架构micro-cores见图 2。此外,每个寄存器的长度的micro-cores图的底部所示 2。

micro-core的主体由两个模块组成,即。,CRC计算器和控制器。控制器模块负责管理的控制线路,输入和输出。在本单位业务包括管理选择线路,注入和更新的寄存器。事实上,这个单位的决策者micro-core,由主控制器分别控制的分类器。换句话说,micro-cores不中断的功能通过更新和改变micro-cores之一。

第二个重要模块的micro-core熊主要处理负载的一部分是CRC计算器。图 3显示这个模块的功能。接收传入的数据包,并计算其散列码并行(1号线的算法 1)。为此,每个IP地址以及相应的前缀,已经存储在前缀注册进入模块。接下来,使用他们,计算散列码发送到控制器匹配的目的。这个模块的实现消耗40 204000 Virtex-6附近地区。

输入: 数据 , 输入 前缀 , 规则 , 选择 , 输入 地址

micro-core已经7输入插脚和2输出插脚。表 1列表的输入和输出端口micro-core连同他们的长度在比特以及他们的描述。micro-core由寄存器,散列发电机模块(CRC计算器),和一个控制器。

一组的输入插脚micro-core被命名为“选择”,这决定了操作模式的micro-core(2号线的算法 1)。事实上,这销micro-core负责管理的功能。它是连接到一个微不足道的总线用于解决不同模式的micro-core函数如下所述(见表 2):

模式0:micro-core执行其主要任务,即报文分类算法(3 - 7行 1)。

将数据包注入处理micro-core之前,规则是注射的。在这一步中,规则,转换为哈希码存储在哈希码注册。前缀和地址寄存器的地址前缀长度和处理规则的核心。国旗属于内部控制器管理micro-core内的输入/输出操作,这样的行为处理输入数据包不会重叠。等级注册有一个32位的长度和持有正确的匹配传入的数据包和micro-core匹配字段。为每个micro-core正确匹配,一个是添加到这个寄存器的值。这是一个标准用于其他处理micro-cores更新和删除规则。因此,micro-core排名最低的是选择删除和更新。事实上,在这个分类器,较低的排名表明减少使用规则的规则集。

在本节中,提出micro-core架构的实现结果进行了讨论。此体系结构从Virtex-6 XC6VLX75T芯片FPGA上实现家庭Xilinx ISE 14.7模拟器使用硬件描述语言(VHDL)的语言。实验是在表中提到的系统特征 3。

这个实验的评估标准是吞吐量和记忆。吞吐量是指数据包的数量分类。假设至少40个字节为每个包( 20.),我们使用Gbps代替mpp测量吞吐量。内存使用以字节的每个规则分类器。

我们使用Classbench工具来生成和实验信息包的规则在我们的实验。Classbench Linux平台上运行,用于生成规则集与理想的分布模型的几何空间规则。它生成规则和相应的标题用一组输入分布参数( 23]。

迄今取得的最高吞吐量属于Chang ( 16),103.53 Gbps。然而,它是0.150 Gbps不到我们的吞吐率。同时,存储的内存使用分类器的规则体系结构是四倍的方法。事实上,张的架构与传统TCAM-based架构的内存使用。

表 4比较了提出micro-core结构与现有的结构。时钟频率为170 MHz,每个micro-core的处理时间是在最坏的情况下每包6.2纳秒和电力消费是118兆瓦。用一个双端口内存可以同时处理两个数据包,该micro-core能够处理3.24亿包至少40个字节在第二个吞吐量超过100 Gbps。在这个模拟过程中,我们的架构使用137片寄存器和182搜索表。

在表 4,提出micro-core架构与主要最近提议同行的吞吐量和内存使用量/规则。从这些架构中,江泽民和Prasanna 19)和艾尔et al。 17需要最少的内存,也就是说。,17.4一个nd18bytes per rule, respectively. With a required memory of 14.5 bytes per rule, our proposed micro-core outperforms these two architectures. The major reason behind the low memory usage in our method is that, in contrast to the two mentioned architectures, our classifier does not rely on TCAM and mask for matching operation.

在一个更多的表现方法,表中 5比较了提出设计与其他设计关于性能/内存( 19]: (1) 效率 = 吞吐量 Gb / 年代 规范化的记忆 B / 规则 。

为此,吞吐量以及建议的体系结构的内存消耗测量芯片,用于评估竞争对手的设计。每个规则的内存使用情况总是不断提出设计。因此,提出了设计的性能/内存与其他主要国家相比是最高的。

的比率的优越性的效率方法对每个如图 4。我们的比较表明,该体系结构大大提高了网络的吞吐率和内存使用数据包分类系统。提出了设计的性能/内存至少是18%,最多990%比最好的和最坏的设计,即Pao和陆 22和奥罗兹et al。 25]。

在本文中,我们提出了一种新的micro-core架构的网络数据包分类的更新。建议的体系结构允许添加或删除规则在处理过程中,享受更低的内存使用以及更高的吞吐率与其他结构相比。我们的评估表明,这种micro-core数据包分类的吞吐量超过103 Gbps,相当于大约324差。这种架构的另一个优点是,内存使用量/规则总是恒定的。因此,提出了设计的性能/内存与其他主要国家相比是最高的。这一成就帮助提出micro-core避免资源需求的问题在最长前缀匹配(行分钟)。卓有成效的主题为未来的研究将这micro-core的固有特性应用于管道分类器的实现中,在管道处理行分钟是一个很好的问题。